JPH07221294A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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- JPH07221294A JPH07221294A JP6007708A JP770894A JPH07221294A JP H07221294 A JPH07221294 A JP H07221294A JP 6007708 A JP6007708 A JP 6007708A JP 770894 A JP770894 A JP 770894A JP H07221294 A JPH07221294 A JP H07221294A
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Abstract
(57)【要約】
【目的】 ゲート電極下の酸化膜を部分的に厚くするこ
とによりゲ−ト・ドレイン間容量Ｃｄｇを低減した構造
を、簡素な製造工程で製造すること。 【構成】 半導体基板１表面にガードリング領域を形成
し、全面にシリコン窒化膜を堆積する。シリコン窒化膜
をパタ−ニングしてガ−ドリング上にフィ−ルドプレ−
トを形成し、さらに素子形成領域のボディ領域２で囲ま
れた部分の上にシリコン窒化膜を残してマスク１３を形
成する。マスク１３を選択マスクとして酸化膜をエッチ
ングすることにより、厚い酸化膜１６を形成する。マス
ク１３を除去した後、ゲート酸化膜の形成、ゲート電極
の形成、チャンネル領域の形成、およびソ−ス領域の形
成を行う。
とによりゲ−ト・ドレイン間容量Ｃｄｇを低減した構造
を、簡素な製造工程で製造すること。 【構成】 半導体基板１表面にガードリング領域を形成
し、全面にシリコン窒化膜を堆積する。シリコン窒化膜
をパタ−ニングしてガ−ドリング上にフィ−ルドプレ−
トを形成し、さらに素子形成領域のボディ領域２で囲ま
れた部分の上にシリコン窒化膜を残してマスク１３を形
成する。マスク１３を選択マスクとして酸化膜をエッチ
ングすることにより、厚い酸化膜１６を形成する。マス
ク１３を除去した後、ゲート酸化膜の形成、ゲート電極
の形成、チャンネル領域の形成、およびソ−ス領域の形
成を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート・ドレイン間容
量Ｃｄｇを低減できる構造を簡素な工程で製造できるパ
ワーＭＯＳＦＥＴの製造方法に関する。
量Ｃｄｇを低減できる構造を簡素な工程で製造できるパ
ワーＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴ、ＩＧＢＴなどの絶
縁ゲート型半導体装置の性能を表す指数の一つにゲート
・ドレイン間容量Ｃｄｇがある。この値が小さい程高速
のスイッチング動作が可能となる。ゲ−ト・ドレイン間
容量Ｃｄｇを低減した従来のパワーＭＯＳＦＥＴの構造
を図９に示す。パワーＭＯＳＦＥＴは通常、共通のドレ
インとなるＮ＋／Ｎ半導体基板（１）の表面にＰ＋型ボ
ディ領域（２）とＰ型チャンネル領域（３）を多数形成
し、ボディ領域（２）の表面にＮ＋型のソース領域
（４）を形成し、基板（１）とソース領域（４）との間
のチャンネル領域（３）の上にゲート酸化膜（５）を介
してポリシリコンゲート電極（６）を配置した構造を有
する。ゲート・ドレイン間容量Ｃｄｇは、ゲート酸化膜
（５）を挟んで対向するチャンネル領域（３）で囲まれ
た基板（１）とゲート電極（６）との間で主として発生
する。そこで、チャンネル領域（３）で囲まれた基板
（１）表面に厚い酸化膜（７）を配置することによっ
て、ゲート・ドレイン間容量Ｃｄｇを低減したものであ
る。この構造は、特開昭６３−２１８７６号（従来例
１）および特開昭６４−５０７０号（従来例２）に記載
されている。
縁ゲート型半導体装置の性能を表す指数の一つにゲート
・ドレイン間容量Ｃｄｇがある。この値が小さい程高速
のスイッチング動作が可能となる。ゲ−ト・ドレイン間
容量Ｃｄｇを低減した従来のパワーＭＯＳＦＥＴの構造
を図９に示す。パワーＭＯＳＦＥＴは通常、共通のドレ
インとなるＮ＋／Ｎ半導体基板（１）の表面にＰ＋型ボ
ディ領域（２）とＰ型チャンネル領域（３）を多数形成
し、ボディ領域（２）の表面にＮ＋型のソース領域
（４）を形成し、基板（１）とソース領域（４）との間
のチャンネル領域（３）の上にゲート酸化膜（５）を介
してポリシリコンゲート電極（６）を配置した構造を有
する。ゲート・ドレイン間容量Ｃｄｇは、ゲート酸化膜
（５）を挟んで対向するチャンネル領域（３）で囲まれ
た基板（１）とゲート電極（６）との間で主として発生
する。そこで、チャンネル領域（３）で囲まれた基板
（１）表面に厚い酸化膜（７）を配置することによっ
て、ゲート・ドレイン間容量Ｃｄｇを低減したものであ
る。この構造は、特開昭６３−２１８７６号（従来例
１）および特開昭６４−５０７０号（従来例２）に記載
されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記２
つの従来例では、厚い酸化膜（７）を形成した後にこれ
をホトエッチングする（従来例１）、シリコン窒化膜に
より選択酸化する（従来例２）、という工程を採る。い
ずれも厚い酸化膜（７）を得るための工程が専用工程で
あるので、製造工程が複雑化するという欠点があった。
つの従来例では、厚い酸化膜（７）を形成した後にこれ
をホトエッチングする（従来例１）、シリコン窒化膜に
より選択酸化する（従来例２）、という工程を採る。い
ずれも厚い酸化膜（７）を得るための工程が専用工程で
あるので、製造工程が複雑化するという欠点があった。
【０００４】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、フィ−ルドプレ−トを形成する
シリコン窒化膜（特公平０１−３９６５８号）をパター
ニングする際に厚い酸化膜を形成するためのマスクとし
て残存させ、該マスクを利用して酸化膜をエッチングす
ることにより、厚い酸化膜を専用工程を追加すること無
く形成するものである。
に鑑み成されたもので、フィ−ルドプレ−トを形成する
シリコン窒化膜（特公平０１−３９６５８号）をパター
ニングする際に厚い酸化膜を形成するためのマスクとし
て残存させ、該マスクを利用して酸化膜をエッチングす
ることにより、厚い酸化膜を専用工程を追加すること無
く形成するものである。
【０００５】
【作用】本発明によれば、フィールドプレ−トの形成を
利用して厚い酸化膜を形成するので、マスク数を減じ簡
素な工程で同じ構造を得ることができる。
利用して厚い酸化膜を形成するので、マスク数を減じ簡
素な工程で同じ構造を得ることができる。
【０００６】
【実施例】以下に本発明の第１の実施例を説明する。ま
ず裏面側にＮ＋型層を有するＮ型半導体基板（１）を準
備し、基板（１）表面を酸化して酸化膜（１０）を形成
する。酸化膜（１０）をホトエッチングしてＭＯＳＦＥ
Ｔセルを形成するための素子形成領域を開口し、素子形
成領域にリンまたはヒ素のＮ型不純物をイオン注入す
る。この不純物は、基板（１）表面の不純物濃度を増大
してＭＯＳＦＥＴのオン抵抗を低減する目的で導入する
ものである（図１Ａ）。
ず裏面側にＮ＋型層を有するＮ型半導体基板（１）を準
備し、基板（１）表面を酸化して酸化膜（１０）を形成
する。酸化膜（１０）をホトエッチングしてＭＯＳＦＥ
Ｔセルを形成するための素子形成領域を開口し、素子形
成領域にリンまたはヒ素のＮ型不純物をイオン注入す
る。この不純物は、基板（１）表面の不純物濃度を増大
してＭＯＳＦＥＴのオン抵抗を低減する目的で導入する
ものである（図１Ａ）。
【０００７】前記イオン注入したＮ型不純物を拡散し、
同時に熱酸化して素子形成領域の表面に数千Åの酸化膜
（１０）を形成する（図１Ｂ）。酸化膜（１０）上にホ
トレジスト層を形成し、酸化膜（１０）を開口した後こ
れを選択マスクとしてボロンを拡散することにより、素
子形成領域を囲む非活性領域に複数本のガードリング領
域（１１）を形成する（図１Ｃ）。素子形成領域にもボ
ロンを拡散してＭＯＳＦＥＴのＰ＋型のボディ領域
（２）を形成する。また、拡散と同時に基板（１）表面
を再度熱酸化して素子形成領域表面の酸化膜（１０）の
膜厚を４０００〜６０００Åとする。この厚みが、ゲー
ト電極部の厚い酸化膜の厚みとなる。
同時に熱酸化して素子形成領域の表面に数千Åの酸化膜
（１０）を形成する（図１Ｂ）。酸化膜（１０）上にホ
トレジスト層を形成し、酸化膜（１０）を開口した後こ
れを選択マスクとしてボロンを拡散することにより、素
子形成領域を囲む非活性領域に複数本のガードリング領
域（１１）を形成する（図１Ｃ）。素子形成領域にもボ
ロンを拡散してＭＯＳＦＥＴのＰ＋型のボディ領域
（２）を形成する。また、拡散と同時に基板（１）表面
を再度熱酸化して素子形成領域表面の酸化膜（１０）の
膜厚を４０００〜６０００Åとする。この厚みが、ゲー
ト電極部の厚い酸化膜の厚みとなる。
【０００８】全面に５００〜１０００Åのシリコン窒化
膜をＣＶＤ堆積し、これをパタ−ニングすることにより
ガードリング（１１）上にフィ−ルドプレ−ト（１２）
を形成する。素子形成領域のボディ領域（２）で囲まれ
た基板（１）上の酸化膜（１０）上には、厚い酸化膜を
形成するためのマスク（１３）を残す（図２Ａ）。フィ
−ルドプレ−ト（１２）の上を酸化膜で被覆するため
に、基板（１）の全面にＣＶＤ酸化膜（１５）を堆積す
る。次いで酸化膜（１０）（１５）のホトエッチングと
選択拡散により基板（１）の最外周部分にチャンネルス
トッパ（１４）を形成する（図２Ｂ）。
膜をＣＶＤ堆積し、これをパタ−ニングすることにより
ガードリング（１１）上にフィ−ルドプレ−ト（１２）
を形成する。素子形成領域のボディ領域（２）で囲まれ
た基板（１）上の酸化膜（１０）上には、厚い酸化膜を
形成するためのマスク（１３）を残す（図２Ａ）。フィ
−ルドプレ−ト（１２）の上を酸化膜で被覆するため
に、基板（１）の全面にＣＶＤ酸化膜（１５）を堆積す
る。次いで酸化膜（１０）（１５）のホトエッチングと
選択拡散により基板（１）の最外周部分にチャンネルス
トッパ（１４）を形成する（図２Ｂ）。
【０００９】以降の工程は素子形成領域での加工が主な
ので、ＭＯＳＦＥＴセル部分だけを拡大して図示する。
図３Ａは、図２Ｂと同じ状態でのＭＯＳＦＥＴセル部分
を示すものである。ボディ領域（２）で囲まれた基板
（１）上の酸化膜（１０）上にはシリコン窒化膜からな
るマスク（１３）を有する。マスク（１３）の上にはＣ
ＶＤ酸化膜（１５）を有する。
ので、ＭＯＳＦＥＴセル部分だけを拡大して図示する。
図３Ａは、図２Ｂと同じ状態でのＭＯＳＦＥＴセル部分
を示すものである。ボディ領域（２）で囲まれた基板
（１）上の酸化膜（１０）上にはシリコン窒化膜からな
るマスク（１３）を有する。マスク（１３）の上にはＣ
ＶＤ酸化膜（１５）を有する。
【００１０】ＣＶＤ酸化膜（１５）の上にホトレジスト
層を形成し、非活性領域を除いて素子形成領域の酸化膜
（１０）（１５）を基板（１）表面が露出するまでウエ
ットエッチングする（図３Ｂ）。マスク（１３）で被覆
された部分は先の工程で形成した酸化膜が残って厚い酸
化膜（１６）を形成する。ウエットによる等方エッチン
グであるので、厚い酸化膜（１６）の側面をテ−パ状に
加工できる。
層を形成し、非活性領域を除いて素子形成領域の酸化膜
（１０）（１５）を基板（１）表面が露出するまでウエ
ットエッチングする（図３Ｂ）。マスク（１３）で被覆
された部分は先の工程で形成した酸化膜が残って厚い酸
化膜（１６）を形成する。ウエットによる等方エッチン
グであるので、厚い酸化膜（１６）の側面をテ−パ状に
加工できる。
【００１１】ホトレジスト層を除去した後、ドライエッ
チングによりシリコン窒化膜からなるマスク（１３）を
除去し、基板（１）を熱酸化することにより１０００〜
２０００Åのゲート酸化膜（５）を形成する（図４
Ａ）。全面にポリシリコン層をＣＶＤ法により堆積し、
これをパタ−ニングして厚い酸化膜（１６）とゲート酸
化膜（５）の上を被覆するゲート電極（６）を形成する
（図４Ｂ）。
チングによりシリコン窒化膜からなるマスク（１３）を
除去し、基板（１）を熱酸化することにより１０００〜
２０００Åのゲート酸化膜（５）を形成する（図４
Ａ）。全面にポリシリコン層をＣＶＤ法により堆積し、
これをパタ−ニングして厚い酸化膜（１６）とゲート酸
化膜（５）の上を被覆するゲート電極（６）を形成する
（図４Ｂ）。
【００１２】ゲート電極（６）をマスクとしてボロンを
イオン注入し、熱拡散を与えることによりボディ領域
（２）と一体化するＰ型のチャンネル領域（３）を形成
する（図４Ｃ）。ボディ領域（２）上の一部をホトレジ
ストで覆い、再びゲート電極（６）をマスクとしてリン
またはヒ素をイオン注入することによりソ−ス領域
（４）を形成する（図５Ａ）。
イオン注入し、熱拡散を与えることによりボディ領域
（２）と一体化するＰ型のチャンネル領域（３）を形成
する（図４Ｃ）。ボディ領域（２）上の一部をホトレジ
ストで覆い、再びゲート電極（６）をマスクとしてリン
またはヒ素をイオン注入することによりソ−ス領域
（４）を形成する（図５Ａ）。
【００１３】全面にＣＶＤ酸化膜を形成し、該酸化膜の
ボディ領域（２）上にコンタクト孔を形成し、アルミ材
料を堆積してソース電極（１７）を形成する（図５
Ｂ）。以上の製造方法によれば、フィ−ルドプレ−ト
（１２）のパタ−ニングによってマスク（１３）を形成
し、該マスク（１３）を利用して厚い酸化膜（１６）を
形成するので、厚い酸化膜（１６）の形成のために別途
ホトマスクを用いることがない。従って製造工程を簡略
化できる。また、酸化膜のエッチングをウエット手法と
することにより、シリコン窒化膜との良好な選択製が得
られて加工性に優れるほか、厚い酸化膜（１６）の側面
をテ−パ上に形成できるので、ゲート電極（６）の断線
などを防止できるものである。
ボディ領域（２）上にコンタクト孔を形成し、アルミ材
料を堆積してソース電極（１７）を形成する（図５
Ｂ）。以上の製造方法によれば、フィ−ルドプレ−ト
（１２）のパタ−ニングによってマスク（１３）を形成
し、該マスク（１３）を利用して厚い酸化膜（１６）を
形成するので、厚い酸化膜（１６）の形成のために別途
ホトマスクを用いることがない。従って製造工程を簡略
化できる。また、酸化膜のエッチングをウエット手法と
することにより、シリコン窒化膜との良好な選択製が得
られて加工性に優れるほか、厚い酸化膜（１６）の側面
をテ−パ上に形成できるので、ゲート電極（６）の断線
などを防止できるものである。
【００１４】以下に本発明の第２の実施例を説明する。
第１の実施例はシリコン窒化膜によって厚い酸化膜（１
６）の形成を行ったが、第２の実施例はそれに加えてソ
ース領域（４）の形成にも利用するものである。従って
図１Ａ〜図２Ｂまでの工程は第１の実施例と実質的に同
じであり説明を省略する。但し図２Ｂの状態においては
図６Ａに示すような状態になっている。
第１の実施例はシリコン窒化膜によって厚い酸化膜（１
６）の形成を行ったが、第２の実施例はそれに加えてソ
ース領域（４）の形成にも利用するものである。従って
図１Ａ〜図２Ｂまでの工程は第１の実施例と実質的に同
じであり説明を省略する。但し図２Ｂの状態においては
図６Ａに示すような状態になっている。
【００１５】即ち、フィ−ルドプレ−ト（１２）形成用
のシリコン窒化膜をボディ領域（２）で囲まれた基板
（１）上の酸化膜（１０）上に残して第１のマスク（１
８）とし、さらにボディ領域（２）上の一部にも残して
第２のマスク（１９）とする（図６Ａ）。ＣＶＤ酸化膜
（１５）の上にホトレジスト層を形成し、非活性領域を
除いて素子形成領域の酸化膜（１０）（１５）を基板
（１）表面が露出するまでウエットエッチングする（図
６Ｂ）。第１と第２のマスク（１８）（１９）で被覆さ
れた部分は先の工程で形成した酸化膜が残って厚い酸化
膜（１６）（２０）を形成する。ウエットによる等方エ
ッチングであるので、厚い酸化膜（１６）（２０）の側
面をテ−パ状に加工できる。
のシリコン窒化膜をボディ領域（２）で囲まれた基板
（１）上の酸化膜（１０）上に残して第１のマスク（１
８）とし、さらにボディ領域（２）上の一部にも残して
第２のマスク（１９）とする（図６Ａ）。ＣＶＤ酸化膜
（１５）の上にホトレジスト層を形成し、非活性領域を
除いて素子形成領域の酸化膜（１０）（１５）を基板
（１）表面が露出するまでウエットエッチングする（図
６Ｂ）。第１と第２のマスク（１８）（１９）で被覆さ
れた部分は先の工程で形成した酸化膜が残って厚い酸化
膜（１６）（２０）を形成する。ウエットによる等方エ
ッチングであるので、厚い酸化膜（１６）（２０）の側
面をテ−パ状に加工できる。
【００１６】ホトレジスト層を除去した後、ドライエッ
チングによりシリコン窒化膜からなる第１と第２のマス
ク（１８）（１９）を除去し、基板（１）を熱酸化する
ことにより４００〜１０００Åのゲート酸化膜（５）を
形成する（図７Ａ）。全面にポリシリコン層をＣＶＤ法
により堆積し、これをパタ−ニングして厚い酸化膜（１
６）（２０）とゲート酸化膜（５）の上を被覆するゲー
ト電極（６）を形成する（図７Ｂ）。
チングによりシリコン窒化膜からなる第１と第２のマス
ク（１８）（１９）を除去し、基板（１）を熱酸化する
ことにより４００〜１０００Åのゲート酸化膜（５）を
形成する（図７Ａ）。全面にポリシリコン層をＣＶＤ法
により堆積し、これをパタ−ニングして厚い酸化膜（１
６）（２０）とゲート酸化膜（５）の上を被覆するゲー
ト電極（６）を形成する（図７Ｂ）。
【００１７】ゲート電極（６）をマスクとしてボロンを
イオン注入し、熱拡散を与えることによりＰ型のチャン
ネル領域（３）を形成する（図７Ｃ）。第１の実施例で
はボロンがボディ領域（２）の全表面にイオン注入され
たが、本実施例では第２のマスク（１９）により厚い酸
化膜（２０）が残存しているので、厚い酸化膜（２０）
の部分にはボロンがイオン注入されない。
イオン注入し、熱拡散を与えることによりＰ型のチャン
ネル領域（３）を形成する（図７Ｃ）。第１の実施例で
はボロンがボディ領域（２）の全表面にイオン注入され
たが、本実施例では第２のマスク（１９）により厚い酸
化膜（２０）が残存しているので、厚い酸化膜（２０）
の部分にはボロンがイオン注入されない。
【００１８】ゲート電極（６）と厚い酸化膜（２０）を
マスクとしてリンまたはヒ素をイオン注入することによ
りソ−ス領域（４）を形成する（図８Ａ）。即ち、厚い
酸化膜（２０）をマスクとしてソース領域（４）をもセ
ルフアライン的に形成するのである。全面にＣＶＤ酸化
膜を形成し、該酸化膜のボディ領域（２）上にコンタク
ト孔を形成し、アルミ材料を堆積してソース電極（１
７）を形成する（図８Ｂ）。コンタクト孔形成によって
厚い酸化膜（２０）も除去される。
マスクとしてリンまたはヒ素をイオン注入することによ
りソ−ス領域（４）を形成する（図８Ａ）。即ち、厚い
酸化膜（２０）をマスクとしてソース領域（４）をもセ
ルフアライン的に形成するのである。全面にＣＶＤ酸化
膜を形成し、該酸化膜のボディ領域（２）上にコンタク
ト孔を形成し、アルミ材料を堆積してソース電極（１
７）を形成する（図８Ｂ）。コンタクト孔形成によって
厚い酸化膜（２０）も除去される。
【００１９】第２の実施例の製造方法によれば、第２の
マスク（１９）を残すことによって厚い酸化膜（２０）
を残し厚い酸化膜（２０）をソース領域（４）の選択マ
スクとするので、ソース領域（４）形成のためのホトレ
ジスト工程を削減できるものである。
マスク（１９）を残すことによって厚い酸化膜（２０）
を残し厚い酸化膜（２０）をソース領域（４）の選択マ
スクとするので、ソース領域（４）形成のためのホトレ
ジスト工程を削減できるものである。
【００２０】
【発明の効果】以上に説明したとおり、本発明によれば
フィ−ルドプレ−ト（１２）形成用のシリコン窒化膜を
残しておくことにより、厚い酸化膜（１６）をセルフア
ライン的に形成できるものである。よってホトマスクの
利用回数を減らし、工程を簡素化して素子のコストダウ
ンに寄与できるものである。また、第２の実施例によれ
ば厚い酸化膜（１６）の他、ソース領域（４）をもセル
フアライン的に形成できるので、工程をさらに簡素化で
きるという利点を有する。そして、上記簡素な工程によ
り、ゲート・ドレイン間容量Ｃｄｇ（または入力容量Ｃ
ｉｓｓ）を低減したパワ−ＭＯＳＦＥＴまたはＩＧＢＴ
装置を提供できる。
フィ−ルドプレ−ト（１２）形成用のシリコン窒化膜を
残しておくことにより、厚い酸化膜（１６）をセルフア
ライン的に形成できるものである。よってホトマスクの
利用回数を減らし、工程を簡素化して素子のコストダウ
ンに寄与できるものである。また、第２の実施例によれ
ば厚い酸化膜（１６）の他、ソース領域（４）をもセル
フアライン的に形成できるので、工程をさらに簡素化で
きるという利点を有する。そして、上記簡素な工程によ
り、ゲート・ドレイン間容量Ｃｄｇ（または入力容量Ｃ
ｉｓｓ）を低減したパワ−ＭＯＳＦＥＴまたはＩＧＢＴ
装置を提供できる。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】従来例を説明するための断面図である。
Claims (2)
- 【請求項１】 一導電型半導体基板表面の素子形成領域
を囲む非活性領域に逆導電型のガードリング領域を形成
する工程と、 前記半導体基板の表面を被覆する絶縁膜上にシリコン窒
化膜を堆積する工程と、 前記シリコン窒化膜をパターニングして、前記ガードリ
ング領域を形成した領域の上を覆うフィ−ルドプレ−ト
と、ゲート電極形成予定領域の前記絶縁膜上を覆うマス
クを形成する工程と、 前記素子形成領域の絶縁膜を、前記マスクを選択マスク
としてエッチングすることにより、前記マスクの下に比
較的厚い絶縁膜を残す工程と、 前記素子形成領域のマスクを除去する工程と、 ゲート絶縁膜を形成する工程と、 前記厚い絶縁膜の上と前記ゲート絶縁膜の上にゲート電
極を形成する工程と、 前記ゲート電極をマスクに一導電型の不純物を拡散して
チャンネル領域を形成する工程と、 前記ゲート電極を選択マスクに逆導電型の不純物を拡散
してソース領域を形成する工程と、を具備することを特
徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項２】 一導電型半導体基板表面の素子形成領域
を囲む非活性領域に逆導電型のガードリング領域を形成
する工程と、 前記半導体基板の表面を被覆する絶縁膜上にシリコン窒
化膜を堆積する工程と、 前記シリコン窒化膜をパターニングして、前記ガードリ
ング領域を形成した領域の上を覆うフィ−ルドプレ−ト
と、ゲート電極形成予定領域の前記絶縁膜上を覆う第１
のマスク、およびソースコンタクト予定領域の前記絶縁
膜上を覆う第２のマスクを形成する工程と、 前記素子形成領域の絶縁膜を、前記第１と第２のマスク
を選択マスクとしてエッチングすることにより、前記第
１と第２のマスクの下に比較的厚い絶縁膜を残す工程
と、 前記素子形成領域の第１と第２のマスクを除去する工程
と、 ゲート絶縁膜を形成する工程と、 前記第１のマスクの下に残した厚い絶縁膜の上と前記ゲ
ート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極と前記第２のマスクの下に残した厚い絶
縁膜を選択マスクに一導電型の不純物を拡散してチャン
ネル領域を形成する工程と、 前記ゲート電極と前記第２のマスクの下に残した厚い絶
縁膜を選択マスクに逆導電型の不純物を拡散してソース
領域を形成する工程と、を具備することを特徴とする絶
縁ゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007708A JP2925910B2 (ja) | 1994-01-27 | 1994-01-27 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007708A JP2925910B2 (ja) | 1994-01-27 | 1994-01-27 | 絶縁ゲート型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221294A true JPH07221294A (ja) | 1995-08-18 |
| JP2925910B2 JP2925910B2 (ja) | 1999-07-28 |
Family
ID=11673249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007708A Expired - Lifetime JP2925910B2 (ja) | 1994-01-27 | 1994-01-27 | 絶縁ゲート型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925910B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069571A1 (ja) * | 2005-12-14 | 2007-06-21 | Sanken Electric Co., Ltd. | トレンチ構造半導体装置 |
| JP2009070849A (ja) * | 2007-09-10 | 2009-04-02 | Rohm Co Ltd | 半導体装置 |
-
1994
- 1994-01-27 JP JP6007708A patent/JP2925910B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069571A1 (ja) * | 2005-12-14 | 2007-06-21 | Sanken Electric Co., Ltd. | トレンチ構造半導体装置 |
| JP2007165635A (ja) * | 2005-12-14 | 2007-06-28 | Sanken Electric Co Ltd | トレンチ構造半導体装置 |
| KR100965354B1 (ko) * | 2005-12-14 | 2010-06-22 | 산켄덴키 가부시키가이샤 | 트렌치 구조 반도체 장치 |
| JP4609656B2 (ja) * | 2005-12-14 | 2011-01-12 | サンケン電気株式会社 | トレンチ構造半導体装置 |
| JP2009070849A (ja) * | 2007-09-10 | 2009-04-02 | Rohm Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2925910B2 (ja) | 1999-07-28 |
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