JPH10275912A

JPH10275912A - 半導体装置及びその製造方法

Info

Publication number: JPH10275912A
Application number: JP8119197A
Authority: JP
Inventors: Masahiko Suzumura; 正彦鈴村; Yoshiki Hayazaki; 嘉城早崎; Masamichi Takano; 仁路高野; Takashi Kishida; 貴司岸田; Yoshifumi Shirai; 良史白井; Yuji Suzuki; 裕二鈴木
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1997-03-31
Filing date: 1997-03-31
Publication date: 1998-10-13

Abstract

(57)【要約】【課題】入力容量及び出力容量を低減化することので
きる半導体装置及びその製造方法を提供する。【解決手段】ｎ型半導体基板１の一主表面に露出する
ようにｎ型半導体基板１内に離間してｐ型ウェル領域２
及びｎ＋型ドレイン領域３が形成され、ｐ型ウェル領域
２の一主表面に露出し、ｐ型ウェル領域２内に内包され
るようにｎ型半導体基板１内にｎ＋型ソース領域４が形
成されている。そして、ｎ＋型ドレイン領域３とｎ＋型
ソース領域４との間に介在するｐ型ウェル領域２上に
は、薄い膜厚の酸化膜５を介してポリシリコン等から成
る絶縁ゲート６が形成されている。また、ｎ＋型ドレイ
ン領域３と電気的に接続されるようにアルミニウム（Ａ
ｌ）等から成るドレイン電極７が形成され、ｐ型ウェル
領域２及びｎ＋型ソース領域４と電気的に接続されるよ
うにアルミニウム（Ａｌ）等から成るソース電極８が形
成され、絶縁ゲート６と電気的に接続されるようにアル
ミニウム（Ａｌ）等から成るゲート電極９が形成されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特にＬＤＭＯＳＦＥＴ
及びその製造方法に関する。

【０００２】

【従来の技術】図４は、従来例に係るＬＤＭＯＳＦＥＴ
を示す略断面図である。従来の横型二重拡散型ＭＯＳＦ
ＥＴ、いわゆるＬＤＭＯＳＦＥＴ（Lateral Double d
iffused MOSFET）は、ｎ型半導体基板１の一主表面に
露出するようにｎ型半導体基板１内に離間してｎ＋型ド
レイン領域３及びｐ型ウェル領域２が形成され、ｐ型ウ
ェル領域２に内包され、かつ、ｎ型半導体基板１の一主
表面に露出するようにｎ＋型ソース領域４が形成されて
いる。

【０００３】また、ｎ＋型ドレイン領域３とｎ＋型ソー
ス領域４との間に介在するｐ型ウェル領域２上には、薄
い酸化膜５を介してポリシリコンから成る絶縁ゲート６
が形成されている。

【０００４】また、ｎ＋型ドレイン領域４と電気的に接
続されるようにアルミニウム（Ａｌ）から成るドレイン
電極７が形成され、ｎ＋型ソース領域４及びｐ型ウェル
領域２と電気的に接続されるようにアルミニウム（Ａ
ｌ）から成るソース電極８が形成され、絶縁ゲート６と
電気的に接続されるようにアルミニウム（Ａｌ）から成
るゲート電極９が形成されている。

【０００５】以下、従来例に係るＬＤＭＯＳＦＥＴの製
造工程について図面に基づき説明する。図５は、従来例
に係るＬＤＭＯＳＦＥＴの製造工程の一部を示す略断面
図である。先ず、ｎ型半導体基板１の一主表面上にゲー
ト酸化膜となる薄い酸化膜５を形成し、酸化膜５上にポ
リシリコン層を形成して、所定形状にパターニングされ
たフォトレジスト（図示せず）をマスクとしてポリシリ
コン層のエッチングを行うことにより、ポリシリコン層
から成る絶縁ゲート６を形成し、プラズマアッシング等
によりフォトレジストを除去する（図５（ａ））。

【０００６】次に、ｎ型半導体基板１の絶縁ゲート６が
形成された面側全面にフォトレジスト１０を塗布し、露
光，現像を行うことによりフォトレジスト１０を所定形
状にパターニングする。このとき、ｐ型ウェル領域２形
成箇所上のフォトレジスト１０が除去されるようにパタ
ーニングされている。そして、パターニングされたフォ
トレジスト１０をマスクとしてボロン（Ｂ）等のｐ型不
純物をイオン注入し、フォトレジスト１０をプラズマア
ッシング等により除去した後、アニール処理を行うこと
よりｐ型ウェル領域２を形成する（図５（ｂ））。

【０００７】次に、ｎ型半導体基板１の絶縁ゲート６を
形成した面側全面にフォトレジスト１２を塗布し、露
光，現像を行うことによりフォトレジスト１２を所定形
状にパターニングする。このとき、フォトレジスト１２
はｎ＋型ドレイン領域３及びｎ＋型ソース領域４形成箇
所上が除去されるとともに、できる限り絶縁ゲート６上
も除去されている。そして、パターニングされたフォト
レジスト１２をマスクとしてリン（Ｐ）やヒ素（Ａｓ）
等のｎ型不純物をイオン注入し、フォトレジスト１２を
除去した後、アニール処理を行うことによりｎ＋型ドレ
イン領域３及びｎ＋型ソース領域４を形成する（図５
（ｃ））。

【０００８】最後に、ｎ型半導体基板１の絶縁ゲート６
が形成された面側全面に層間絶縁膜（図示せず）を形成
し、ｎ＋型ドレイン領域３及び絶縁ゲート６とそれぞれ
電気的に接続されるようにアルミニウム（Ａｌ）から成
るドレイン電極及びゲート電極（図示せず）を形成し、
ｐ型ウェル領域２及びｎ＋型ソース領域４と電気的に接
続されるようにアルミニウム（Ａｌ）から成るソース電
極（図示せず）を形成する。

【０００９】ここで、ＬＤＭＯＳＦＥＴの出力容量（Ｃ
oss），入力容量（Ｃiss）は、Ｃoss＝Ｃgd＋Ｃds＋Ｃdsub Ｃiss＝Ｃgd＋Ｃgs＋Ｃdsub で与えられる。ここで、Ｃgdはゲート・ドレイン間容量
であり、Ｃdsはドレイン・ソース間容量であり、Ｃgsは
ゲート・ソース間容量であり、Ｃdsubはドレイン・基板
間容量である。

【００１０】一般に、出力容量，入力容量はスイッチン
グ速度等に影響を与え、高周波用途では課題となり、出
力容量，入力容量は小さい方が望ましい。

【００１１】

【発明が解決しようとする課題】ところが、上述の製造
工程により製造されたＬＤＭＯＳＦＥＴでは、出力容量
及び入力容量を小さくするのは困難であった。

【００１２】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、入力容量及び出力容
量を低減化することのできる半導体装置及びその製造方
法を提供することにある。

【００１３】

【課題を解決するための手段】請求項１記載の発明は、
第一導電型の半導体基板と、該半導体基板の一主表面に
露出するように前記半導体基板内に離間して形成された
第二導電型のウェル領域及び高濃度第一導電型のドレイ
ン領域と、前記ウェル領域に内包され、該ウェル領域の
表面に露出するように前記半導体基板内に形成された高
濃度第一導電型のソース領域と、該ソース領域と前記ド
レイン領域との間に介在する前記ウェル領域上にゲート
酸化膜を介して形成された絶縁ゲートとを有して成る半
導体装置において、前記絶縁ゲートが、前記ソース領域
と前記ドレイン領域との間に介在する前記ウェル領域上
にのみ形成され、かつ、前記ウェル領域の内、少なくと
も不純物濃度が最も高い領域上に形成されるようにした
ことを特徴とするものである。

【００１４】請求項２記載の発明は、第一導電型の半導
体基板の一主表面に露出するように前記半導体基板内に
離間して第二導電型のウェル領域及び高濃度第一導電型
のドレイン領域を形成し、前記ウェル領域に内包され、
該ウェル領域の表面に露出するように前記半導体基板内
に高濃度第一導電型のソース領域が形成され、前記ドレ
イン領域と前記ソース領域の間に介在する前記ウェル領
域上に薄い膜厚の酸化膜を介して絶縁ゲートを形成する
ようにした半導体装置の製造方法において、前記絶縁ゲ
ートとしてポリシリコン層を用い、該ポリシリコン層
を、前記ソース領域と前記ドレイン領域との間に介在す
る前記ウェル領域上にのみ形成され、かつ、前記ウェル
領域の内、少なくとも不純物濃度が最も高い領域上に形
成されるようにしたことを特徴とするものである。

【００１５】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、前記半導体基板のソース
領域形成箇所上から前記ポリシリコン層の端部を覆うよ
うに形成されたフォトレジストをマスクとして前記ポリ
シリコン層のエッチングを行うことにより、前記ソース
領域と前記ドレイン領域との間に介在する前記ウェル領
域上にのみ形成され、かつ、前記ウェル領域の内、少な
くとも不純物濃度が最も高い領域上に形成されるように
したことを特徴とするものである。

【００１６】請求項４記載の発明は、請求項２または請
求項３記載の半導体装置の製造方法において、前記ウェ
ル領域，ドレイン領域及びソース領域の形成を、前記ポ
リシリコン層をマスクとしてイオン注入を行うことによ
り形成するようにしたものである。

【００１７】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。なお、本実施形態において
は、第一導電型をｎ型、第二導電型をｐ型として説明す
るが、第一導電型がｐ型、第二導電型がｎ型の場合にも
適用される。

【００１８】図１は、本発明の一実施形態に係るＬＤＭ
ＯＳＦＥＴを示す略断面図である。本実施形態に係るＬ
ＤＭＯＳＦＥＴは、ｎ型半導体基板１の一主表面に露出
するようにｎ型半導体基板１内に離間してｐ型ウェル領
域２及びｎ＋型ドレイン領域３が形成され、ｐ型ウェル
領域２の一主表面に露出し、ｐ型ウェル領域２内に内包
されるようにｎ型半導体基板１内にｎ＋型ソース領域４
が形成されている。

【００１９】そして、ｎ＋型ドレイン領域３とｎ＋型ソ
ース領域４との間に介在するｐ型ウェル領域２（以下、
チャネル領域という）上には、薄い膜厚の酸化膜５を介
してポリシリコン等から成る絶縁ゲート６が形成されて
いる。

【００２０】また、ｎ＋型ドレイン領域３と電気的に接
続されるようにアルミニウム（Ａｌ）等から成るドレイ
ン電極７が形成され、ｐ型ウェル領域２及びｎ＋型ソー
ス領域４と電気的に接続されるようにアルミニウム（Ａ
ｌ）等から成るソース電極８が形成され、絶縁ゲート６
と電気的に接続されるようにアルミニウム（Ａｌ）等か
ら成るゲート電極９が形成されている。

【００２１】図２は、本実施形態に係るｎ型半導体基板
１の表面のｎ＋型ソース領域４の任意の地点からｎ＋型
ドレイン領域３の方向に対する不純物濃度分布図であ
る。ここで、本実施形態においては、絶縁ゲート６は、
図２に示すｐ型ウェル領域２の不純物濃度が最も高い箇
所を少なくとも覆い、かつ、ｐ型ウェル領域２からはみ
出さないように形成されている。

【００２２】従って、本実施形態においては、絶縁ゲー
ト６がｐ型ウェル領域２外にはみ出すことなく、チャネ
ル領域上のみに形成されているので、ゲート・ドレイン
間容量（Ｃgd）の成分は零とすることが可能となり、従
来例で示した出力容量（Ｃoss），入力容量（Ｃiss）の
関係式は、Ｃoss＝Ｃds＋Ｃdsub Ｃiss＝Ｃgs＋Ｃdsub と表すことができる。

【００２３】また、本実施形態においては、チャネル領
域上全面を絶縁ゲート６が覆っていないため、ゲート・
ソース間容量（Ｃgs）の低減化も図られ、出力容量（Ｃ
oss），入力容量（Ｃiss）の低減化が可能となる。

【００２４】このとき、ゲート電圧によるチャネル領域
の制御は、チャネル領域の最も不純物濃度の高い領域で
支配されるため、本実施形態におけるゲート構造におい
て、チャネル領域の制御には何ら問題は起こらない。

【００２５】以下、本実施形態に係るＬＤＭＯＳＦＥＴ
の製造工程について図面に基づき説明する。図３は、本
実施形態に係るＬＤＭＯＳＦＥＴの製造工程の一部を示
す略断面図である。先ず、ｎ型半導体基板１の一主表面
に、熱酸化等により薄い膜厚の酸化膜５を形成し、酸化
膜５上にＣＶＤ法等によりポリシリコン層６ａを形成す
る。

【００２６】続いて、所定形状にパターニングされたフ
ォトレジスト（図示せず）をマスクとしてポリシリコン
層６ａのエッチングを行い、ｐ型ウェル領域２及びｎ＋
型ドレイン領域３形成箇所上のポリシリコン層６ａを除
去し、プラズマアッシング等によりフォトレジストを除
去する（図３（ａ））。

【００２７】次に、所定形状にパターニングされたフォ
トレジスト１０及びポリシリコン層６ａをマスクとし
て、ボロン（Ｂ）等のｐ型不純物をイオン注入し、フォ
トレジストを除去した後、アニール処理を行うことによ
りｐ型ウェル領域２を形成する（図３（ｂ））。このと
き、フォトレジスト１０は、ｐ型ウェル領域２形成箇所
上が除去されている。

【００２８】次に、所定形状にパターニングされたポリ
シリコン層６ａをマスクとしてリン（Ｐ）やヒ素（Ａ
ｓ）等のｎ型不純物をイオン注入し、アニール処理を行
うことによりｎ＋型ドレイン領域３及びｎ＋型ソース領
域４を形成する（図３（ｃ））。このとき、ポリシリコ
ン層６ａのゲート抵抗を低減するために、ポリシリコン
層６ａ中にもｎ型不純物がイオン注入される。

【００２９】次に、所定形状にパターニングされたフォ
トレジスト１１をマスクとしてポリシリコン層６ａをエ
ッチングを行い、ポリシリコン層６ａから成る絶縁ゲー
ト６を形成し（図３（ｄ））、フォトレジスト１１を除
去する。

【００３０】このとき、フォトレジスト１１は、ｎ＋型
ソース領域３上を覆うとともに、不純物濃度の高い箇所
のポリシリコン層６ａ上を覆うようにパターニングされ
ている。

【００３１】最後に、ｎ型半導体基板１の絶縁ゲートが
形成された面側全面に酸化膜等の層間絶縁膜（図示せ
ず）を形成し、ｎ＋型ドレイン領域３と電気的に接続さ
れるようにドレイン電極（図示せず）を形成し、ｎ＋型
ソース領域４及びｐ型ウェル領域２と電気的に接続され
るようにソース電極（図示せず）を形成し、絶縁ゲート
６と電気的に接続されるようにゲート電極（図示せず）
を形成する。

【００３２】従って、本製造工程においては、ｐ型ウェ
ル領域２とｎ＋型ドレイン領域３との間の距離は、ポリ
シリコン層６ａ端で決まるため、マスク合わせ工程が不
要となり、従来のマスク合わせ工程を必要とする製造方
法に比べて、ｐ型ウェル領域２とｎ＋型ドレイン領域３
との間の距離のばらつきが低減される。

【００３３】また、本製造工程においては、絶縁ゲート
６形成のためフォトレジスト１１のパターニングを、広
い寸法を有するｎ＋型ソース領域４上を覆うとともに、
ポリシリコン層６ａ上を覆うようにしているので、フォ
トレジスト１１の微細なパターニングを行う必要がな
く、微細なゲート長の絶縁ゲート６を形成することがで
きる。

【００３４】

【発明の効果】請求項１または請求項２記載の発明は、
第一導電型の半導体基板と、半導体基板の一主表面に露
出するように半導体基板内に離間して形成された第二導
電型のウェル領域及び高濃度第一導電型のドレイン領域
と、ウェル領域に内包され、ウェル領域の表面に露出す
るように半導体基板内に形成された高濃度第一導電型の
ソース領域と、ソース領域とドレイン領域との間に介在
するウェル領域上にゲート酸化膜を介して形成された絶
縁ゲートとを有して成る半導体装置において、絶縁ゲー
トが、ソース領域とドレイン領域との間に介在するウェ
ル領域上にのみ形成され、かつ、ウェル領域の内、少な
くとも不純物濃度が最も高い領域上に形成されるように
したので、ゲート・ドレイン間容量の成分を零とするこ
とが可能となり、入力容量及び出力容量を低減化するこ
とのできる半導体装置及びその製造方法を提供すること
ができた。

【００３５】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、半導体基板のソース領域
形成箇所上からポリシリコン層の端部を覆うように形成
されたフォトレジストをマスクとしてポリシリコン層の
エッチングを行うことにより、ソース領域とドレイン領
域との間に介在するウェル領域上にのみ形成され、か
つ、ウェル領域の内、少なくとも不純物濃度が最も高い
領域上に形成されるようにしたので、フォトレジストの
微細なパターニングを行う必要がなく、微細なゲート長
の絶縁ゲートを形成することができる。

【００３６】請求項４記載の発明は、請求項２または請
求項３記載の半導体装置の製造方法において、ウェル領
域，ドレイン領域及びソース領域の形成を、ポリシリコ
ン層をマスクとしてイオン注入を行うことにより形成す
るようにしたので、ウェル領域とドレイン領域との間の
距離は、ポリシリコン層端で決まるため、マスク合わせ
工程が不要となり、従来のマスク合わせ工程を必要とす
る製造方法に比べて、ウェル領域とドレイン領域との間
の距離のばらつきが低減され、ドレイン・ソース間の耐
圧のばらつきを低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す略断面図である。

【図２】本実施形態に係るｎ型半導体基板の表面のｎ＋
型ソース領域の任意の地点からｎ＋型ドレイン領域の方
向に対する不純物濃度分布図である。

【図３】本実施形態に係るＬＤＭＯＳＦＥＴの製造工程
の一部を示す略断面図である。

【図４】従来例に係るＬＤＭＯＳＦＥＴを示す略断面図
である。

【図５】従来例に係るＬＤＭＯＳＦＥＴの製造工程の一
部を示す略断面図である。

【符号の説明】

１ｎ型半導体基板２ｐ型ウェル領域３ｎ＋型ドレイン領域４ｎ＋型ソース領域５酸化膜６絶縁ゲート７ドレイン電極８ソース電極９ゲート電極１０〜１２フォトレジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者白井良史大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者鈴木裕二大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】第一導電型の半導体基板と、該半導体基
板の一主表面に露出するように前記半導体基板内に離間
して形成された第二導電型のウェル領域及び高濃度第一
導電型のドレイン領域と、前記ウェル領域に内包され、
該ウェル領域の表面に露出するように前記半導体基板内
に形成された高濃度第一導電型のソース領域と、該ソー
ス領域と前記ドレイン領域との間に介在する前記ウェル
領域上にゲート酸化膜を介して形成された絶縁ゲートと
を有して成る半導体装置において、前記絶縁ゲートが、
前記ソース領域と前記ドレイン領域との間に介在する前
記ウェル領域上にのみ形成され、かつ、前記ウェル領域
の内、少なくとも不純物濃度が最も高い領域上に形成さ
れるようにしたことを特徴とする半導体装置。
【請求項２】第一導電型の半導体基板の一主表面に露
出するように前記半導体基板内に離間して第二導電型の
ウェル領域及び高濃度第一導電型のドレイン領域を形成
し、前記ウェル領域に内包され、該ウェル領域の表面に
露出するように前記半導体基板内に高濃度第一導電型の
ソース領域が形成され、前記ドレイン領域と前記ソース
領域の間に介在する前記ウェル領域上に薄い膜厚の酸化
膜を介して絶縁ゲートを形成するようにした半導体装置
の製造方法において、前記絶縁ゲートとしてポリシリコ
ン層を用い、該ポリシリコン層を、前記ソース領域と前
記ドレイン領域との間に介在する前記ウェル領域上にの
み形成され、かつ、前記ウェル領域の内、少なくとも不
純物濃度が最も高い領域上に形成されるようにしたこと
を特徴とする半導体装置の製造方法。
【請求項３】前記半導体基板のソース領域形成箇所上
から前記ポリシリコン層の端部を覆うように形成された
フォトレジストをマスクとして前記ポリシリコン層のエ
ッチングを行うことにより、前記ソース領域と前記ドレ
イン領域との間に介在する前記ウェル領域上にのみ形成
され、かつ、前記ウェル領域の内、少なくとも不純物濃
度が最も高い領域上に形成されるようにしたことを特徴
とする請求項２記載の半導体装置の製造方法。
【請求項４】前記ウェル領域，ドレイン領域及びソー
ス領域の形成を、前記ポリシリコン層をマスクとしてイ
オン注入を行うことにより形成するようにしたことを特
徴とする請求項２または請求項３記載の半導体装置の製
造方法。