KR0135243B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents

박막트랜지스터 및 그 제조 방법

Info

Publication number
KR0135243B1
KR0135243B1 KR1019940016876A KR19940016876A KR0135243B1 KR 0135243 B1 KR0135243 B1 KR 0135243B1 KR 1019940016876 A KR1019940016876 A KR 1019940016876A KR 19940016876 A KR19940016876 A KR 19940016876A KR 0135243 B1 KR0135243 B1 KR 0135243B1
Authority
KR
South Korea
Prior art keywords
film
drain
source
polysilicon
insulating film
Prior art date
Application number
KR1019940016876A
Other languages
English (en)
Other versions
KR960006077A (ko
Inventor
권성우
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940016876A priority Critical patent/KR0135243B1/ko
Priority to JP7176126A priority patent/JP2965283B2/ja
Priority to CN95109168A priority patent/CN1041472C/zh
Priority to DE19525576A priority patent/DE19525576B4/de
Priority to GB9514300A priority patent/GB2291268B/en
Priority to GB9811751A priority patent/GB2322007B/en
Publication of KR960006077A publication Critical patent/KR960006077A/ko
Application granted granted Critical
Publication of KR0135243B1 publication Critical patent/KR0135243B1/ko
Priority to US09/084,239 priority patent/US5915173A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 절연막(21)상에 분리되어 패터닝된 소오스 및 드레인 폴리실리콘막(22A,22B); 상기 소오스(22A)와, 드레인(22B)이 분리된 지역의 소오스(22A) 및 드레인(22B) 측벽과 접속되고, 소오스(22A)와 드레인(22B) 상부 일부 지역에 절연막(23)을 통해 절연되어 오버랩(overlap)되도록 형성된 채널 폴리실리콘막(24); 상기 채널 폴리실리콘막(24) 상에 형성된 게이트 절연막(25); 상기 게이트 절연막(25) 상이 게이트 폴리실리콘막(26)을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터에 관한 것으로, 소오스 및 드레인용 폴리실리콘막을 채널에 비해 두껍게 형성하여 소오스 및 드레인 저항을 감소시켜 박막트랜지스터의 온 전류를 향상시키는 효과가 있다.

Description

박막트랜지스터 및 그 제조 방법
제1도는 종래의 박막트랜지스터 구조를 나타내는 단면도.
제2도는 본 발명에 따른 박막트랜지스터 구조를 나타내는 단면도.
제3a도 내지 제3e도는 본 발명에 따른 박막트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 절연막 22,22A,22B : 소오스 및 드레인 폴리실리콘막
23 : 마스크용 산화막 24 : 채널 폴리실리콘막
25 : 게이트 산화막 26 : 게이트 폴리실리콘막
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것이다.
제1도를 통해 종래의 박막트랜지스터를 살펴보면, 도면에 도시된 바와 같이 게이트 폴리실리콘막(11)상에 게이트 절연막(12)이 형성되고 상기 게이트 절연막(12)상의 폴리실리콘막(13) 상에 게이트 전극(11)의 좌·우측으로 소오스(13A) 및 드레인(13B)이 형성되고 소오스(13A) 및 드레인(13B) 사이는 채널(13C)이 형성된다.
이와 같은 종래의 박막트랜지스터는 박막트랜지스터의 오프(off) 전류를 감소시키기 위하여 채널을 얇게 형성하여 하는데, 소오스 및 드레인을 채널과 동일한 폴리실리콘층을 사용하기 때문에 얇은 두께의 소오스 및 드레인을 형성할 수 밖에 없어 소소스 및 드레인의 저항 증가로 박막트랜지스터의 온(ON) 전류를 감소시키는 주원인이 된다.
따라서, 본 발명은 박막트랜지스터의 채널로 사용되는 폴리실리콘막과 소오스 및 드레인으로 사용되는 폴리실리콘막을 서로 다른층으로 독립적으로 형성하여 소오스 및 드레인 저항을 낮춤으로써 온 전류가 증가되어 전기적인 특성 향상을 갖는 박막트랜지스터 및 그 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터는 절연막상에 분리되어 패터닝된 소오스 및 드레인 폴리실리콘막; 상기 소오스 및 드레인이 분리된 지역의 소오스 및 드레인 측벽과 접속되고, 소오스와 드레인 상부 일부지역에 절연막을 통해 절연되어 오버랩(overlap) 되도곡 형성된 채널 폴리실리콘막; 상기 채널 폴리실리콘막 상에 형성된 게이트 절연막; 상기 게이트 절연막 상의 게이트 폴리실리콘막을 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명의 박막트랜지스터 제조 방법은 제1절연막이 기형성된 기판상에 소오스 및 드레인용 제1폴리실리콘막과 제2절연막을 차례로 형성하는 단계; 소오스 및 드레인 마스크를 사용하여 상기 제2절연막 및 제1폴리실리콘막의 소정 부위를 제1절연막이 노출되도록 식각하는 단계; 전체 구조 상부에 채널을 제2폴리실리콘막을 형성하는 단계; 제2폴리실리콘막 상에 제2절연막을 형성하는 단계; 제3절연막, 제2폴리실리콘막, 제2절연막을 차례로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 내지 제3d도를 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 박막트랜지스터 구조를 나타내는데, 도면에 도시된 바와 같이 절연막(21)상에는 소오스 및 드레인 폴리실리콘막(22A,22B)이 분리되어 패터닝되어 있으며, 상기 소오스(22A)와 드레인(22B)이 분리된 지역의 소오스(22A) 및 드레인(22B) 츨벽과 접속되고 소오스(22A)와 드레인(22B) 상부 일부 지역에 절연막(23)을 통해 절연되어 오버랩(overlap)되도록 채널 폴리실리콘막(24)이 형성되어 있다.
즉, 채널로 사용되는 폴리실리콘막과 소오스 및 드레인으로 사용되는 폴리실리콘막을 서로 다른층으로 독립적으로 형성되어 있기 때문에 채널 폴리실리콘막(24)은 얇게, 소오스 및 드레인 폴리실리콘막(22A,22B)은 두껍게 형성할 수 있다.
그리고, 채널 폴리실리콘막(24) 상에 게이트 산화막(25)과 게이트 폴리실리콘막(26)이 차례로 형성되어 있다.
제3a도 내지 제3d도는 본 발명에 따른 박막트랜지스터 제조 공정도로서, 먼저, 제3a도에 도시된 바와 같이 절연막(31)이 기형성된 기판상에 박막트랜지스터의 소오스 및 드레인용 폴리실리콘막(32)과 마스크용 산화막(33)을 차례로 형성한다. 이때 소오스 및 드에인 폴리실리콘막은 물론 불순물이 주입된 폴리실리콘막을 사용한다.
이어서, 제3b도와 같이 소오스 및 드에인 마스크 작업 및 식각 공정을 통해 마스크용 산화막(33) 및 소오스 및 드레인 폴리실리콘막(32)의 소정 부위를 하부 절연막(31)이 노출되도록 식각하여 소오스 및 드레인 폴리실리콘막(32A,32B)을 패터닝 한다.
계속해서, 제3c도와 같이 전체구조 상부에 채널용 폴리실리콘막(34)을 형성한 후 채널이온주입을 실시하고, 채널용 폴리실리콘막(34) 상에 게이트 산화막(35)을 형성한다.
끝으로, 제3d도에 도시된 바와 같이 게이트 산화막(35)상에 게이트용 폴리실리콘막(36)을 형성한 다음에, 게이트 마스크를 사용하여 게이트용 폴리실리콘막(36), 게이트 산화막(36), 채널용 폴리실리콘막(34), 마스크용 산화막(33)을 차례로 식각한다.
이상, 상기 설명과 같이 이루어지는 본 발명은 소오스 및 드레인용 폴리실리콘막을 채널에 비해 두껍게 형성하여 소오스 및 드레인 저항을 감소시켜 박막트랜지스터의 온 전류를 향상시크는 효과가 있다.

Claims (2)

  1. 절연막(21)상에 분리되어 패터닝된 소오스 및 드레인 폴리실리콘막(22A,22B); 상기 소오스(22A)와, 드레인(22B)이 분리된 지역의 소오스(22A) 및 드레인(22B) 측벽과 접속하고, 소오스(22A)와, 드레인(22B) 상부 일부 지역에 절연막(23)을 통해 절연되어 오버랩(overlap)되도록 형성된 채널 폴리실리콘막(24); 상기채널 폴리실리콘막(24) 상에 형성된 게이트 절연막(25); 상기 게이트 절연막(25) 상의 게이트 폴리실리콘막(26)을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터.
  2. 박막트랜지스터 제조 방법에 있어서; 제1절연막(31)이 기형성된 기판사에 소오스 및 드레인용 제1폴리실리콘막(32)과, 제2절연막(33)을 차례로 형성하는 단계; 소오스 및 드레인 마스크를 사용하여 상기 제2절연막(33) 및 제1폴리실리콘막(32)의 소정 부위를 제1절연막(31)이 노출되도록 식각하는 단계; 전체 구조 상부에 채널용 제2폴리실리콘막(34)을 형성하는 단계; 제2폴리실리콘막(34) 상에 제3절연막(35)을 형성하는 단계; 제3절연막(35)상에 게이트용 제3폴리실리콘막(36)을 형성하는 단계; 게이트 마스크를 사용하여 제3폴리실리콘막(36), 제3절연막(35), 제2폴리실리콘막(34), 제2절연막(33)을 차례로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조 방법.
KR1019940016876A 1994-07-13 1994-07-13 박막트랜지스터 및 그 제조 방법 KR0135243B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019940016876A KR0135243B1 (ko) 1994-07-13 1994-07-13 박막트랜지스터 및 그 제조 방법
JP7176126A JP2965283B2 (ja) 1994-07-13 1995-07-12 薄膜トランジスタの製造方法
CN95109168A CN1041472C (zh) 1994-07-13 1995-07-13 薄膜晶体管及其制造方法
DE19525576A DE19525576B4 (de) 1994-07-13 1995-07-13 Verfahren zur Herstellung eines Dünnfilmtransistors
GB9514300A GB2291268B (en) 1994-07-13 1995-07-13 Thin film transistor and method of fabrication
GB9811751A GB2322007B (en) 1994-07-13 1995-07-13 Thin film transister and method of fabrication
US09/084,239 US5915173A (en) 1994-07-13 1998-05-26 Thin film transistor and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940016876A KR0135243B1 (ko) 1994-07-13 1994-07-13 박막트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR960006077A KR960006077A (ko) 1996-02-23
KR0135243B1 true KR0135243B1 (ko) 1998-04-22

Family

ID=19387915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016876A KR0135243B1 (ko) 1994-07-13 1994-07-13 박막트랜지스터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR0135243B1 (ko)

Also Published As

Publication number Publication date
KR960006077A (ko) 1996-02-23

Similar Documents

Publication Publication Date Title
KR0139573B1 (ko) 이중 채널 박막트랜지스터 및 그 제조방법
JP3946545B2 (ja) Ｃｍｏｓ薄膜トランジスタの製造方法
KR0177785B1 (ko) 오프셋 구조를 가지는 트랜지스터 및 그 제조방법
JPH04346440A (ja) 電界効果型半導体素子の構造およびその製造方法
KR19980020943A (ko) 절연막 터널링 트랜지스터 및 그 제조방법
US5915173A (en) Thin film transistor and method for fabricating the same
US5502322A (en) Transistor having a nonuniform doping channel
KR950021786A (ko) 모스펫(mosfet) 및 그 제조방법
KR0135243B1 (ko) 박막트랜지스터 및 그 제조 방법
US4288910A (en) Method of manufacturing a semiconductor device
JPH04316333A (ja) 薄膜トランジスタの製造方法
JPH11274494A (ja) 半導体素子の製造方法
KR100223761B1 (ko) 박막트랜지스터 및 그 제조방법
KR0167671B1 (ko) 박막트랜지스터 제조방법
KR100214519B1 (ko) 반도체소자 제조방법
KR0123782B1 (ko) Eprom반도체 장치 및 이의 형성방법
KR100196503B1 (ko) 박막트랜지스터 제조 방법
KR0129586B1 (ko) 박막트랜지스터 및 그 제조 방법
KR100206864B1 (ko) 모스 전계효과트랜지스터 제조방법
KR100223754B1 (ko) 박막트랜지스터 및 그 제조방법
JPH10275912A (ja) 半導体装置及びその製造方法
JPH04264775A (ja) 半導体装置およびその製造方法
KR100243021B1 (ko) 반도체 소자 제조방법
KR960000954B1 (ko) 반도체 소자 제조방법
KR100362187B1 (ko) 박막트랜지스터제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee