KR0129586B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents

박막트랜지스터 및 그 제조 방법

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Abstract

본 발명은 소정크기의 게이트 폴리실리콘막(1) 패턴, 상기 게이트 폴리실리콘막(1) 패턴을 감싸는 게이트 절연막(2), 상기 게이트 절연막(2)상의 채널 폴리실리콘막(4), 상기 채널 폴리실리콘막(4)상의 마스크 절연막(5), 상기 마스크 절연막(5) 상에 형성되되 각각 분리되어 상기 채널 폴리실리콘막(4)과 게이트 폴리실리콘막(1) 측벽 부위에서 접속되는 소오스 및 드레인 폴리실리콘막(6A, 6B)을 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터에 관한 것으로, 소오스 및 드레인용 폴리실리콘막을 채널에 비해 두껍게 형성하여 소오스 및 드레인 저항을 감소시켜 박막트랜지스터의 온 전류를 향상시키며, SRAM 셀에 본 발명의 박막트랜지스터를 사용할 경우에는 별도의 드레인 콘택 공정을 생략할 수 있어 게이트 산화막의 손상을 방지하여 박막트랜지스터의 특성을 향상시키는 효과가 있다.

Description

박막트랜지스터 및 그 제조 방법
제1도는 종래의 박막트래지스터 구조를 나타내는 단면도.
제2도는 본 발명에 따른 박막트랜지스터 구조를 나타내는 부분 단면도.
제3도는 본 발명의 박막트랜지스터가 SRAM 셀에 적용되는 경우의 부분 단면도.
제4A도 내지 제4D도는 본 발명에 따른 박막 트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 폴리실리콘막 2 : 게이트 산화막
4 : 채널 폴리실리콘막 5 : 마스크용 절연막
6A, 6B : 소오스 및 드레인 폴리실리콘막 7, 9 : 감광막
8 : LDO 이온주입
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것이다.
제1도를 통해 종래의 박막트랜지스터를 살펴보면, 도면에 도시된 바와같이 게이트 폴리실리콘막(1)상에 게이트 절연막(2)이 형성되고 상기 게이트 절연막(2)상의 폴리실리콘막(3)상에 게이트 전극(1)의 좌·우측으로 소오스(3A) 및 드레인(3B)이 형성되고 소오스(3A)와 드레인(3B) 사이는 채널(3C)이 형성된다.
이와같은 종래의 박막트랜지스터는 소오스 및 드레인이 채널과 같은 폴리실리콘층을 사용함으로 얇은 두께를 사용할 수 밖에 없으며, 이는 소오스 및 드레인의 저항 증가로 박막트랜지스터의 온(ON) 전류를 감소시키는 주원인이 된다.
그리고, 이후에 소오스 및 드레인에 금속콘택을 실시할때 소오스 및 드레인으로 사용되는 폴리실리콘층이 얇아 직접적으로 콘택이 불가능한 문제점도 발생한다.
또한, 박막트랜지스터가 SRAM(stactic random access memory) 셀 내에 로드(load)로 사용되는 경우에는 드레인 콘택 공정이 필요하여 이때 게이트 산화막이 손상되는 문제점도 발생하게 된다.
따라서, 본 발명은 박막트랜지스터의 채널로 사용되는 폴리실리콘막과 소오스 및 드레인으로 사용되는 폴리실리콘막을 서로 다른층으로 독립적으로 형성하에 게이트 산화막의 질 및 균일도를 확보하고 소오스 및 드레인 저항을 낮춤으로써 박막트랜지스터의 특성을 향상시키는 박막트랜지스터 및 그 제조방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터는 소정크기의 게이트 폴리실리콘막 패턴, 상기 게이트 폴리실리콘막 패턴을 감싸는 게이트 절연막, 상기 게이트 절연막상의 채널 폴리실리콘막, 상기 채널 폴리실리콘막상의 마스크 절연막, 상기 마스크 절연막 상에 형성되되 각각 분리되어 상기 채널 폴리실리콘막과 게이트 폴리실리콘막 측벽 부위에서 접속되는 소오스 및 드레인 폴리실리콘막을 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명의 박막트랜지스터 제조 제법은 제1폴리실리콘막을 증착한 후 게이트 마스크를 사용하여 패터닝 하는 단계, 제1절연막, 제2폴리실리콘막, 제2절연막을 차례로 증착한 후 채널 마스크를 사용하여 상기 제2절연막, 제2폴리실리콘막, 제1절연막을 차례로 식각하여 패터닝 하는 단계, 제3폴리실리콘막을 증착한 후 소오스 및 드레인 마스크를 사용하여 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 내지 제4E도를 참조하여 본 발명을 상세히 설명한다.
먼저, 제2도는 본 발명에 따른 박막트랜지스터 구조를 나타내는데, 도면에 도시된 바와같이 게이트 폴리실리콘막(1) 패턴을 감싸도록 게이트 절연막(2), 채널 폴리실리콘막(4), 마스크 절연막(5)이 차례로 패터닝 되어 있으며, 상기 채널 폴리실리콘막(4)과 게이트 폴리실리콘막(1) 측벽 부위에서 접속되는 소오스 및 드레인 폴리실리콘막(6A,6B)이 각각 분리되어 마스크 절연막(5)상에 형성된다.
상기와 같은 본 발명의 박막트랜지스터 구조는 채널 폴리실리콘층과 별도로 소오스 및 드레인 폴리실리콘층이 형성됨으로 소오스 및 드레인 폴리실리콘층을 두껍게 형성할 수 있다. 또한, SRAM셀에 박막트랜지스터를 사용할 경우에는 제3도에 도시된 바와같이 게이트 폴리실리콘(1)에 전압이 인가되어 채널폴리실리콘(4)이 턴(turn) 온 되면 전류는 소오스 폴리실리콘(6A)에서 채널 폴리실리콘(4)을 거쳐 드레인 폴리실리콘(6B)으로 전달되고 다시 연결용 폴리실리콘막(7)을 거쳐 SRAM 셀의 상대편 박막트랜지스터 게이트에 소오스 전위를 전달하게 된다.
이때, 연결용 폴리실리콘막(7) 패턴은 게이트 폴리실리콘막 패턴시 형성되며, 이 연결용 폴리실리콘막(7) 패턴에 드레인 폴리실리콘(3B)이 직접 콘택됨으로 별도의 드레인 콘택을 실시하지 않아도 된다.
제4A도 내지 제4D도는 본 발명에 따른 박막트랜지스터 제조 공정도로서, 먼저 제4A도에 도시된 바와같이 게이트용 폴리실리콘막(1)을 증착한 후 패터닝하고, 제4B도와 같이 게이트 산화막(2), 채널 폴리실리콘막(4), 마스크용 절연막(5)을 차례로 증착한 후 저 도핑오프셋(LDO) 마스크인 감광막(7) 패턴을 형성하고 LDO 이온주입(8)을 실시한 다음에 감광막(7)을 제거한다. 여기서 마스크용 절연막(5)은 산화막 또는 질화막을 사용할 수 있다.
이어서 제4C도에 도시된 바와같이 채널 마스크인 감광막(9) 패턴을 형성하고 상기 마스크용 절연막(5), 채널 폴리실리콘막(4), 게이트 산화막(2)을 차례로 식각한 다음에 감광막(9)을 제거한다.
이어서, 제4D도와 같이 소오스 및 드레인용 폴리실리콘막을 두껍게 증착한 후, 소오스 및 드레인 마스크 작업 및 식각 공정을 통해 소오스 및 드레인 폴리실리콘막(6A,6B)을 패터닝 한다. 이때 소오스 및 드레인 폴리실리콘막을 물론 불순물이 주입된 폴리실리콘막을 사용한다.
이상, 상기 설명과 이루어지는 본 발명은 소오스 및 드레인용 폴리실리콘막을 채널에 비해 두껍게 형성하여 소오스 및 드레인 저항을 감소시켜 박막트랜지스터의 온 전류를 향상시키며, SRAM 셀에 본 발명의 박막트랜지스터를 사용할 경우에는 별도의 드레인 콘택 공정을 생략할 수 있어 게이트 산화막의 손상을 방지하여 박막트랜지스터의 특성을 향상시키는 효과가 있다.

Claims (2)

  1. 박막트랜지스터에 있어서, 소정 크기의 게이트 폴리실리콘막(1) 패턴, 상기 게이트 폴리실리콘막(1) 패턴을 감싸는 게이트 절연막(2), 상기 게이트 절연막(2)상의 채널 폴리실리콘막(4), 상기 채널 폴리실리콘막(4)상의 마스크 절연막(5), 상기 마스크 절연막(5)상에 형성되도 각각 분리되어 상기 채널 폴리실리콘막(4)과 게이트 폴리실리콘막(1) 측벽 부위에서 접속되는 소오스 및 드레인 폴리실리콘막(6A,6B)을 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터.
  2. 박막트랜지스터 제조 방법에 있어서, 제1폴리실리콘막(1)을 증착한 후 게이트 마스크를 사용하여 패터닝 하는 단계, 제1절연막(2), 제2폴리실리콘막(4), 제2절연막(5)을 차례로 증착한 후 채널 마스크를 사용하여 상기 제2절연막(5), 제2폴리실리콘막(4), 제1절연막(2)을 차례로 식각하여 패터닝 하는 단계, 제3폴리실리콘막(6A,6B)을 증착한 후 소오스 및 드레인 마스크를 사용하여 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
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