KR0172041B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
반도체 소자의 트랜지스터 제조 방법 Download PDFInfo
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Abstract
본 발명은 고전압 및 저전압용 트랜지스터의 절연막을 각각 독립된 공정으로 형성하므로서 불순물에 의한 오염 및 절연 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.
Description
제1a 내지 1g도는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 터널 산화막
3a : 제1폴리 실리콘층 3b : 제2폴리 실리콘층
3c : 제3폴리 실리콘층 4 : ONO층
5 : TEOS 막 6a : 제1게이트 산화막
6b : 제2게이트 산화막 7 : 소오스 영역
8 : 드레인 영역 9 : WSix층
11 : 셀 영역 12 : 고전압 영역
13 : 저전압 영역
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 고전압 및 저전압용 트랜지스터의 절연막을 각각 독립된 공정으로 형성할 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 종래의 반도체 소자의 트랜지스터 제조 방법은 다음과 같다.
실리콘 기판상에 터널 산화막 및 제1폴리 실리콘층이 형성된 후, 상기 전체 구조 상부에 유전체막 및 제2폴리 실리콘층이 형성된다. 상기 자기 정렬 식각 공정에 의해 셀 영역에 플로팅 게이트와 컨트롤 게이트가 형성된다. 상기 셀 영역에 소오스 및 드레인 영역이 형성된다. 상기 전체 구조 상부에 질화막이 형성된다. 상기 식각 공정에 의해 고전압용 트랜지스터에 산화막이 식각된다. 고전압 트랜지스터 영역에 게이트 산화막이 성장된다. 상기 식각 공정에 의해 저전압용 트랜지스터 영역의 질화막이 식각된 후, 게이트 산화막이 성장되고, 고전압용 트랜지스터 영역의 게이트 산화막도 함께 성장된다. 이러한 종래의 고전압 및 저전압용 트랜지스터 제조 방법은
첫째, 고전압용 트랜지스터 산화막과 저전압용 트랜지스터 산화막 사이에 불순물이 들어가 산화막 특성이 악화된다.
둘째, 저전압용 트랜지스터 영역의 질화막을 식각하기 위해 마스크 공정이 고전압용 트랜지스터 산화막과 저전압용 트랜지스터 산화막 사이에 감광막에 의해 산화막이 오염된다.
셋째, 2회에 걸쳐 산화막이 성장되므로 두께 조절이 어렵다.
네째, 주변 회로의 게이트 산화막 형성시 고전압용과 저전압용 트랜지스터를 각각 선택적으로 산화시키기 위하여 질화막을 사용해야 하는데 이는 공정상 파티클 소오스(Particle Source)가 발생된다.
다섯째, 일반적으로 터널 산화막 형성후의 고운 열 산화 공정은 터널 산화막의 절연 특성에 부정적인 영향을 끼치는 단점이 있다.
따라서, 상기한 단점을 해결하기 위한 본 발명은 각기 다른 두께를 가지는 트랜지스터의 절연막을 각각 독립된 공정으로 형성할 수 있도록 한 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 터널 산화막 및 제1폴리 실리콘을 형성하는 단계와, 상기 전체 구조 상부에 식각 공정에 의해 셀 영역이 제외된 제1트랜지스터 및 제2트랜지스터 영역을 식각하는 단계와, 상기 전체 구조 상부에 ONO층을 형성한 후, 상기 식각 공정에 의해 고전압 저전압 영역을 식각하는 단계와, 상기 전체 구조 상부에 제2폴리 실리콘층을 형성한 후, 식각 공정에 의해 셀 영역에 플로팅 게이트와 콘트롤 게이트를 형성하는 단계와, 상기 전체 구조 상부에 주변 회로 영역에 식각 공정에 의해 고전압영역에 제1게이트 산화막을 형성하고, 동시에 저전압 영역에 제2폴리 실리콘층을 식각하는 단계와, 상기 셀 영역에 불순물을 주입하여 소오스 및 드레인 영역을 형성한 후, 상기 전체 구조 상부에 TEOS막을 증착하는 단계와, 상기 저전압 영역의 TEOS층을 패터닝 한 후, 제2게이트 산화막을 성장하는 단계와, 상기 전체 구조 상부에 제3폴리 실리콘층을 형성하고, 상기 고전압 영역의 제3폴리 실리콘층을 식각 공정에 의해 패터닝하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a 내지 1g도는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
제1a도와 관련하여, 실리콘 기판(1)상에 터널 산화막(2) 및 제1폴리 실리콘층(3a)이 형성된다.
제1b도와 관련하여, 전체 구조 상부에 식각 공정에 의해 셀 영역(11)이 제외된 고전압 및 저전압 영역(12 및 13)의 터널 산화막(2)및 제1폴리 실리콘충(3a)이 식각된다.
제1c도와 관련하여, 상기 전체 구조 상부에 ONO층(4)이 형성된 후, 상기 식각 공정에 의해 고전압 및 저전압 영역(12 및 13)이 식각된다. 상기 전체 구조 상부에 제2폴리 실리콘층(3b)d이 형성된 후, 식각 공정에 의해 셀 영역(11)에 플로팅 게이트와 콘트롤 게이트가 형성된다.
제1d도와 관련하여, 상기 전체 구조 상부에 주변 회로 영역에 식각 공정에 의해 고전압 영역(12)에 제1게이트 산화막(6a)를 형성하고, 동시에 저전압 영역(13)에 제2폴리 실리콘층(3b)이 식각된다.
제1e도와 관련하여 상기 셀 영역(11)에 불순물이 주입되어 소오스 및 드레인 영역(7 및8)이 형성된 후, 상기 전체 구조 상부에 TEOS막(5)이 증착된다.
제1f도와 관련하여, 상기 저전압 영역(13)의 TEOS막(5)이 패터닝 된 후, 제2 게이트 산화막(6b)이 성장된다.
제1g도와 관련하여, 상기 전체 구조 상부에 제3폴리 실리콘층(3c)d이 형성되고, 상기 고전압 영역(12)의 제3폴리 실리콘층(3c)이 식각공정에 의해 패터닝된다. 상기 저전압 영역(13)에 WSix층(9)패턴이 형성된다.
상술한 바와 같이 본 발명에 의하면 ONO공정을 이용하여 게이트 절연을 한번의 공정으로 형성하므로서, 첫째, 첫번째와 두번째 산화막 사이에 발생하기 쉬운, 불순물에 의한 오염을 막을 수 있으며 첫번째와 두번째 산화 공정 중간에 마스크 공정을 피할 수 있으므로 감광막에 의한 오염을 막아 절연 특성 측면에서 개선이 이루어진다. 그리고 ONO(3) 공정은 ONO(2)막을 열 공정하는 효과가 있으므로 막질이 개선된다. 둘째, 게이트 절연체의 두께 조절이 종래의 공정에 비해 용이하다. 세 째, 고전압용 첫번째 산화 공정과, 주변 회로의 선택적 산화를 위해 사용하는 질화막 증착 공정을 줄일 수 있다. 네째, 기존의 방법으로 형성할 때 고전압 트랜지스터의 게이트 산화막을 먼저 진행해야 하는 공정상의 순서가 제한이 없어진다. 다섯째, 주변회로의 게이트 절연을 형성할 때의 고온 열공정에 의한 터널 산화막의 절연 특성에 대한 부담을 상당히 줄일 수 있는 탁월한 효과가 있다.
Claims (1)
- 반도체 소자의 트랜지스터 형성 방법에 있어서, 실리콘 기판상에 터널 산화막 및 제1폴리 실리콘을 형성하는 단계와, 상기 전체 구조 상부에 식각 공정에 의해 셀 영역이 제외된 제1트랜지스터 및 제2트랜지스터 영역을 식각하는 단계와, 상기 전체 구조 상부에 ONO층을 형성한 후, 상기 식각 공정에 의해 고전압 및 저전압 영역을 식각하는 단계와, 상기 전체 구조 상부에 제2폴리 실리콘층을 형성한 후, 식각 공정에 의해 셀 영역에 플로팅 게이트와 콘트롤 게이트를 형성하는 단계와, 상기 전체 구조 상부에 주변 회로 영역에 식각 공정에 의해 고전압 영역에 제1게이트 산화막을 형성하고, 동시에 저전압 영역에 제2폴리 실리콘층을 식각하는 단계와, 상기 셀 영역에 불순물을 주입하여 소오스 및 드레인 영역을 형성한 후, 상기 전체 구조 상부에 TEOS막을 증착하는 단계와, 상기 저전압 영역의 TEOS층을 패터닝 한 후, 제2 게이트 산화막을 성장하는 단계와, 상기 전체 구조 상부에 제3폴리 실리콘층을 형성하고, 상기 고전압 영역의 제3폴리 실리콘층을 식각 공정에 의해 패터닝하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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