KR100232174B1 - 반도체 장치의 박막트랜지스터 제조방법 - Google Patents
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Abstract
본발명은 오프 전류를 크게 줄일수 있는 반도체 장치의 박막 트랜지스터 제조방법에 관한 것으로, 종래에는 게이트와 드레인 그리고 채널사이의 공핍영역이 겹쳐있으므로 게이트와 드레인 사이에 큰 전계 인가시 큰 오프전류가 흐르는 결점이 있었으나, 본발명에서는 게이트 위 양측에 새의 부리모양을 하는 산화막(12)을 형성하여 오프전류를 크게 줄일수 있도록 하므로써 상기 결점을 개선 시킬수 있는 것이다.
Description
제1(a)도는 종래 보톰게이트 박막 트랜지스터의 일실시예를 나타낸 단면도.
제1(b)도는 종래 보톰게이트 박막 트랜지스터의 다른 실시예를 나타낸 단면도.
제2도는 제1(a)도의 제조를 설명하기 위한 공정단면도.
제3도는 본발명 보톰게이트 박막트랜지스터의 일실시예를 나타낸 단면도.
제4도는 제3도의 제조를 설명하기 위한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 11 : 다결정규소
12 : 산화막 13 : 질화막
14 : 게이트 산화막 15 : 몸체용 다결정규소
16 : 포토레지스트 17 : 소오스
18 : 드레인
본발명은 반도체 장치의 보톰게이트(Bottom Gate)박막 트랜지스터에 관한 것으로, 특히 오프전류를 크게 줄일수 있는 반도체 장치의 박막트랜지스터 제조 방법에 관한 것이다.
종래 보톰게이트 박막 트랜지스터의 일실시예는 제1(a)도와 같이 기판(1)위에 게이트(2)가 형성되고, 전표면에 게이트 산화막(3)과 다결정규소(Poly Crystal Silicon)(4)가 차례로 형성되며 다결정규소(4) 양측에 소오스(5)와 드레인(6)이 각각 형성되어 이루어진다.
종래 보톰게이트 박막트랜지스터의 다른실시예는 제1(b)도와 같이 기판(1)위에 게이트(2), 산화막(3), 다결정규소(4)가 형성되는 것은 제1(a)도와 같으며 다결정규소(4) 양측에 소오스(17)와 드레인(8)이 형성되어지되 드레인(8)은 오프셋영역(I)우측에 형성되어 구성된다.
이와같이 구성된 제1(a)도의 제조공정을 제2도를 참조하여 보면, 제2(a)와 같이 기판(1)위 중앙에 게이트(2)를 패터닝(Pattering)하고, 전표면에 게이트 산화막(3)을 형성한 후 (B)와 같이 전표면에 다결정규소(4)를 증착하고, 식각 및 결정화공정을 실시하고, (c)와 같이 다결정규소 양측에 소소스/드레인용 이온을 각각 주입하여 소오스(5)와 드레인(6)을 형성한다.
그러나, 이와같은 종래의 기술에 있어서는 제1(a)도의 경우 게이트(2)와 드레인(6) 그리고 채널사이의 공핍영역이 겹쳐있으므로 게이트(2)와 드레인(8)사이에 큰전계가 형성될시 큰 오프전류가 흐른다.
또한, 제1(b)도와 같이 게이트(2)와 드레인(8)사이에 오프셋영역(I)을 형성할 경우 오프전류는 줄일 수 있으나 트랜지스터가 온상태시 오프셋영역(I)으로 인한 큰저항 성분 때문에 온전류를 크게 할 수 없는 결점이 있다.
본발명은 이와같은 종래의 결점을 감안하여 안출한 것으로, 보톰게이트 박막트랜지스터의 게이트 위 양측에 새의 부리(Bird's Beak)형태를 감싸는 형상의 소오스/드레인을 형성하여 오프전류를 크게 줄일수 있는 반도체 장치의 박막트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2도는 본발명의 일실시예로, 제4도를 참조하여보면 제4(a)도와 같이 기판(10)위에 게이트용 다결정규소(11), 산화막(12), 질화막(13)을 차례로 형성하고, (B)와 같이 게이트 영역을 제외한 다결정규소(11), 산화막(12), 질화막(13)을 제거한다.
다음, (C)와같이 열산화 공정을 하여 다결정규소(11)의 양측표면에 산화막(12)을 형성시키되 다결정규소(11)상부 양측의 산화막(12)이 새의 부리형태가 되도록 하고, (D)와 같이 질화막(13)을 전부 제거한후 (E)와 같이 전표면에 게이트 산화막(14), 박막트랜지스터 몸체(Body)용 다결정규소(15)를 차례로 형성한다.
이어서, 식각 및 결정화 공정을 하고, 다결정규소(11)영역의 표면에 포토레지스트 양측의 다결정규소(11)에 소오스(17) 및 드레인(18)을 형성하고, 상기 포토레지스트(16)을 제거한다.
이상에서 설명한 바와같이 본발명은 게이트 양옆에 새의 부리모양을 하고 있는 산화막(12)을 형성하므로써 드레인(18)과 게이트사이 공핍층을 두껍게 하므로 게이트사이의 브리징(Bridging)현상을 방지하고, 드레인(18)과 게이트 사이에 큰전계가 걸려도 상기 공핍층에 미치는 전계를 크게 줄일 수 있기 때문에 오프 전류를 크게 줄일 수 있다.
또한, 오프셋길이를 줄일수 있으므로 온전류를 증가시킬수 있는 효과가 있다.
Claims (1)
- 기판(10)위에 다결정규소(11), 산화막(12), 질화막(13)을 차례로 형성하고, 게이트 영역을 제외한 다결정규소(11), 산화막(12), 질화막(13)을 제거하는 단계와, 산화공정을 하여 다결정규소(11)양측에 산화막(12)을 형성시키되 다결정규소(11)상부양측의 산화막(12)이 새의 부리형태가 되도록 하는 단계와, 상기 질화막(13)을 전부 제거하고, 전표면에 게이트 산화막(14), 몸체용 다결정규소(15)를 차례로 형성한후 다결정규소(11)영역을 제외한 몸체용 다결정규소(15)에 이온을 주입하여 소오스(17)와 드레인(18)을 형성하는 단계를 차례로 실시하여 이루어지는 반도체 장치의 박막트랜지스터 제조 방법.
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