KR100232172B1 - 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 오프전류의 크기를 작게 할 수 있는 박막 트랜지스터의 제조방법에 관한 것으로, 종래에는 게이트와 드레인 간의 전계가 크므로 오프전류가 크게 되는 결점이 있었으나, 본 발명에서는 게이트(2)와 소오스/드레인(13)(14)이 겹치는 영역의 산화막(11, 17) 두께를 두껍게 하여 게이트(2)와 드레인(14)간의 전계를 줄임으로써 상기 결점을 개선 시킬수 있는 것이다.
Description
제1도와 제2도는 종래 보톰 게이트 박막 트랜지터의 두실시예를 나타낸 단면도.
제3도와 제4도는 제1도와 제2도의 각 제조를 나타낸 공정 단면도.
제5도는 종래 보톰 게이트 박막 트랜지스터에 따른 그래프.
제6도는 본발명 보톰 게이트 박막 트랜지스터의 일실시예를 나타낸 단면도.
제7도는 제6도의 제조를 나타낸 공정 단면도.
제8도는 제6도에 따른 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 산화막 2 : 게이트
11 : 게이트 산화막 12 : 폴리 실리콘
13 : 소오스 14 : 드레인
15 : 질화막 16 : 측벽
17 : 열산화막 18 : 포토레지스트
본발명은 보톰게이트 박막 트랜지스터(Bottom Gate Thin Film Transistor)에 관한 것으로, 특히 드레인과 게이트 사이의 오프 전류의 크기를 작게 할 수 있는 박막 트랜지스터의 제조 방법에 관한 것이다.
종래 보톰 게이트 박막 트랜지스터의 일실시예는 제1도와 같이, 산화막(1)위 중앙에 게이트(폴리 실리콘)(2)가 형성되고, 전표면에 게이트 산화막(3), 폴리 실리콘(4)이 차례로 형성되고, 상기 게이트(2) 중앙영역을 제외한 폴리 실리콘(4) 양측에 소오스(5)와 드레인(6)이 대칭으로 형성되어 이루어 진다.
종래의 다른 실시예는 제2도와 같이, 산화막(1), 게이트(2), 게이트 산화막(3), 폴리 실리콘(4)은 상기 제1도와 같으며 폴리 실리콘(4) 양측에 소오스(7)와 드레인(8)이 비대칭으로 형성되어 이루어진다.
제1도의 제조 공정은 제3(a)도와 같이, 두꺼운 산화막(1)위에 게이트(2)를 패터닝하고, 전표면에 게이트 산화막(3)을 형성한 후 (b)와 같이 전표면에 폴리 실리콘(4)을 증착하고 폴리 실리콘(4)위 중앙에 포토레지스터(9)를 형성한다.
다음, 소오스/드레인용 이온을 주입한후 포토레지스트(9)를 제거하여 (c)와 같이 폴리 실리콘(4) 양측에 서로 대칭으로 된 소오스(5)와 드레인(6)을 형성한다.
제2도의 제조 공정은 제4(a)도는 제3(a)도와 같으며 (b)와 같이 전표면에 폴리 실리콘(4)을 증착하고, 폴리 실리콘(4) 상부 일측이 제외되고 반대측의 측벽이 포함되도록 포토레지스트(10)를 형성한 후 소오스/드레인용 이온을 주입하고 포토 레지스트(10)를 제거하여 (c)와같이 폴리 실리콘(4) 양측에 서로 비대칭으로 된 소오스(7)와 드레인(8)을 형성한다.
상기 두 실시예에서 박막 트랜지스터의 몸체용 폴리 실리콘(4)을 증착후 결정화 공정을 하여 폴리 실리콘(4)의 그레인(Grain)크기를 크게한다.
그러나, 이와같은 종래의 기술에서는 제1도와 갖은 경우, 낮은 저항을 갖는 드레인(6)과 게이트(2)가 겹쳐 있으므로 제5도와 같이 게이트(2)전압 = 0 V, 드레인(6)전압 = -5 V 일때는 게이트(2)와 드레인(6)간의 간격이 작기 때문에 전계가 크므로 오프전류(B)도 크게 증가한다.
또한, 제2도의 경우, 오프셋 길이(A)를 길게 하면 오프 전류를 줄일수 있으나, 그렇게 하면 오프셋 길이(A)부분의 저항 때문에 온 전류를 크게 늘릴 수 없게 되는 결점이 있다.
본발명은 이와 같은 종래의 결점을 감안하여 안출한 것으로, 게이트와 소오스/드레인이 겹치는 부분의 게이트 산화막 두께를 두껍게 하여 게이트와 드레인 간의 전계를 줄임으로써 오프전류를 줄일 수 있는 박막 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제6도는 본발명 보톰 게이트 박막 트랜지스터의 일실시예로, 산화막(1)위에 게이트(2)가 형성되고, 전표면에 게이트 산화막(11), 폴리 실리콘(12)이 차례로 형성되고, 폴리 실리콘(12)양측에 소오스(13)와 드레인(14)이 형성되어 이루어진다.
이와같은 것의 제조는 제7(a)도와 같이 산화막(1)위에 차례로 게이트용 고농도 폴리 실리콘, 질화막(15)을 형성하고, (b)와 같이 질화막(15)의 양측을 제거한 후 질화막(15)양측에 측벽(산화막)(16)을 형성한다.
다음, (c)와 같이 질화막(15)과 측벽(16) 영역을 제외한 폴리 실리콘을 제거하고, 측벽(16)을 제거한 후 (d)와 같이 게이트(2)표면에 열산화막(17)을 두껍게 형성한다.
그리고, (e)와 같이 상기 질화막(15)을 제거하고, 전표면에 게이트 산화막(11), 폴리 실리콘(12)을 차례로 증착한 후 폴리 실리콘(12) 결정화 공정을 하고, 폴리 실리콘(12)위 중앙에 마주보는 열산화막(17)의 일측이 포함되는 영역에 포토레지스트(18)을 형성하고, 소오스/드레인용 이온을 주입한다.
끝으로, 포토 레지스트(18)를 제거하여 (f)와 같이 폴리 실리콘(12)양측에 소오스(13)와 드레인(14)을 형성한다.
본발명의 다른 실시예로, 두꺼운 열산화막(17)으로 인하여 드레인이 형성되는 것을 방지하기 위해 약간의 오프셋을 형성할 수 있다.
이상에서 설명한 바와같이 본발명은 채널영역의 산화막 두께보다 게이트(2)와 드레인(14)이 겹친 부분의 산화막(11, 17) 두께가 더 두껍기 때문에 두단자(2, 14)간의 전계가 줄게 되므로서 제8도와 같이 오프전류(C)를 줄일 수 있고, 오프셋을 형성할 경우 오프셋 길이를 작게 할 수 있으므로 이에 따른 온 전류의 감소를 방지할 수 있다.
또한, 게이트용 마스크를 한번만 이용하여 게이트(2) 설정 및 게이트(2) 양측의 두꺼운 산화막(11, 17)을 형성할 수 있고, 게이트(2) 형성후 산화 공정을 거치므로 지세가 복잡한 구조에서 게이트(2)간의 브리징(Bridging)현상도 방지할 수 있는 효과가 있다.
Claims (1)
- 산화막(1)위에 차례로 폴리 실리콘, 상기 질화막(15)을 형성하고, 질화막(15)의 양측을 제거한 후 질화막(15)의 양측에 측벽(16)을 형성하는 단계와, 상기 질화막(15)과 측벽(16) 영역을 제외한 폴리 실리콘을 제거하여 게이트(2)를 형성하고, 측벽(16)을 제거한 후 게이트(2)표면에 열산화막(17)을 형성하는 단계와, 질화막(15)을 제거하고, 전표면에 차례로 게이트 산화막(11), 폴리 실리콘(12)을 증착한 후 게이트(2)위 열산화막(17)이 없는 영역에 포토레지스트(18)을 형성하고, 소오스/드레인용 이온을 주입하고, 포토 레지스트(18)를 제거하여 폴리 실리콘(12)양측에 서로 대칭이 되도록 소오스/드레인(13)(14)을 형성하는 단계를 차례로 실시하여 이루어지는 박막 트랜지스터의 제조방법.
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