JPH01154561A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ、ディジタル混在集積回路に係り、
高精度アナログスイッチおよび高速論理に好適な電界効
果トランジスタに関する。

〔従来の技術〕 従来、電界効果型トランジスタは、閾電圧がゲート電極
下の半導体表面内で一様であった。また、特公昭４９−
１４３８８号公報記載のように、拡散による自己整合で
チャネル領域を形成した絶縁ゲート電界効果トランジス
タにおいては、チャネル領域を形成する不純物の横方向
拡散長が短かく、ゲート電極下の基板表面の一部のみに
存在していた。

〔発明が解決しようとする問題点〕

上記の電界効果トランジスタをスイッチング素子として
用いるには、ゲート電極に印加する電圧によってソース
・ドレイン間の電荷の通路（チャネル）を制御する。ゲ
ート電圧を制御して、トランジスタをオン状態からオフ
状態に変化させると、チャネルに存在するキャリア（チ
ャネルチャージ）がソースおよびドレイン電極に流入す
る。このため、特にアナログ回路ではクロックフィード
スルーと呼ばれる現象が発生しており、大きな誤差の原
因となっていた。誤差となるチャネルチャージの量は、
通過させる信号の大きさ、即ちソース・ドレインの電位
などによって変化し、回路上の工夫により補償すること
が困難であるという問題があった。

特公昭４９−１４３８８号記載の絶縁ゲート型トランジ
スタをスイッチング素子として用いた場合を考える。こ
こでは、例えば、基板をｐ型シリコン（Ｓｉ）、ソース
、ドレインをｎ十拡散と考えるにの時ソース側から、ボ
ロンなどのｐ形となる不純物を拡散してチャネル領域を
形成したとする。

ゲート電極下の半導体表面のうち、ソースに近い部分に
エンハンスメント型のトランジスタ、ドレインに近い部
分にデプレッション型のトランジスタが形成される。ゲ
ート電圧を制御して、トランジスタをオン状態からオフ
状態に変化させた場合、エンハンスメント型トランジス
タのみがオフ状態となる。このためソース電極側に作ら
れたエンハンスメント型トランジスタのチャネルチャー
ジの１／２はソース側に流れ、残り１／２がドレイン側
に流れる。デプレション型トランジスタは、オフ状態に
ならないので、チャネルチャージには影響を与えない。

従って、このトランジスタをスイッチング素子として用
いた場合、エンハンスメント型トランジスタのチャネル
長を短かくするに従ってチャネルチャージは減少する。

しかし、耐圧の関係でチャネル長は０にできないのでチ
ャネルチャージによる誤差をＯにすることは不可能であ
る。また、デプレション型トランジスタのチャネル領域
はドレイン直列抵抗として働らき、高速性を損うという
問題があった。

本発明の目的は、素子の高速性を保ったまま、ソースま
たはドレイン電極一方へのチャネルチャージの流出がな
い電界効果トランジスタを提供することにある。

〔問題点を解決するための手段〕

上記目的は、スイッチング素子として用いる電界効果ト
ランジスタの閾電圧をチャネル長方向に単調に増加また
は減少させることにより達成される。

一例として、ドレイン電極に近い側の閾電圧をソース電
極側の閾電圧よりも高く設定した電界効果型トランジス
タを、スイッチング素子として用いると、ドレイン電極
側へのチャネルチャージの流出がなくなる。ドレイン電
極を誤差に敏感な回路、例えばサンプルホールド回路の
記憶素子側に接続することにより、クロックフィードス
ルー誤差が著しく減少する。

閾電圧を単調に変化させる方法として、高加速イオン注
入および熱拡散により、チャネル領域の不純物濃度に勾
配を持たせる方法を採る。これによりチャネル領域のエ
ネルギーバンド構造に勾配ができ、高速性を損なわない
ばかりではなく、より高速な素子を実現する。

〔作用〕

上記の電界効果トランジスタは、オン状態からオフ状態
に遷移する過程で、ドレインに近い側のチャネルから順
次消失する。チャネルの消失に伴なって発生したチャネ
ルチャージは、チャネルの存在しているソース側に流れ
る。チャネルはドレイン側から順に消失するため、ドレ
イン側へのチャネルチャージの流出がなくなる。

上記の閾電圧分布を達成するために、ドレイン電極側か
ら高加速イオン注入を行ない、熱拡散によってドレイン
電極からソース電極に向かって低くなる不純物濃度分布
を得る。このとき、不純物濃度勾配をドレイン電極から
ソース電極に到る基板表面全域に形成することにより、
チャネルチャージが全てソース電極側に流出し、ドレイ
ン電極側へのチャネルチャージの流出がなくなる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は、従来のｎチャネル絶縁ゲート型電界効果トランジ
スタ（ＭＯＳＦＥＴ）に対して、本発明を実施した素子
の断面構造およびエネルギーバンド構造を示す図である
。ｐ型半導体基板９上に電荷を転送するための電極とな
るｎ型高濃度領域５゜６を形成し、２つの電極間にチャ
ネル領域７を形成する。チャネル領域７のｐ型不純物濃
度を電極５から電極６に向かって徐々に増加させである
ので、エネルギーバンド溝造図に示す様に、伝導帯の底
の部分に傾斜が生じている。チャネル領域７は、その表
面上に形成されたゲート絶縁膜８を介して形成されたゲ
ート電極］に印加される電圧によって制御される。ゲー
ト電極１とドレイン・ソース電極２，３は層間絶縁膜４
によって相互に絶縁されている。

チャネル領域７の不純物濃度を徐々に変化させるために
用いた工程を第２図によって説明する。

Ｐ型基板９上にゲート絶縁膜８を形成し、ゲート電極材
料を堆積した後、ゲート加工用レジスト１０を用いてゲ
ート電極１を加工する。その後レジスト１０を除去せず
に、イオン注入用レジスト１１を重ねて形成し、ボロン
イオン注入を行なう。

第２図には、イオン注入時のボロンの濃度分布を示しで
ある。ただし濃度は、飛程（Ｒｐ）における濃度を１と
して規格化したものである。その後、熱処理を行なうこ
とにより、ボロンをゲート電極下のチャネル領域に拡散
し、電極５の領域に到達するように制御して分布させる
。さらに、ソース・ドレイン電極となるｎ型高濃度領域
を形成し、ゲート電極と層間絶縁膜および、金属配線を
形成して完成する。

本実施例に示す構造のデバイスの動作原理を。

第３図によって説明する。第３図は、本デバイスの断面
構造とｘ−ｙ平面内のエネルギーバンド構造を示してい
る。ゲート電極１に電圧を印加しない場合を（ｂ）に、
ゲート電極１に十分高い電圧を印加し、チャネルを形成
した場合を（Ｑ）に、ゲート電極１に印加した電圧を低
下させ、チャネル領域の電極２に近い側の反転層が消失
した場合を（ｄ）に示す、トランジスタがオン状態の時
、（ｃ）に示すように、ゲート電極下の基板表面の全面
に反転層ができ、電極２と電極３の間で電荷が転送され
る。この時、電極３側の反転は電極２側の反転よりも強
くなっている。

（ｄ）に示すオンからオフへの過程では、電極２側の反
転層が消滅しても、電極３側に反転層が残存しており、
さらに残存する反転層内には電極３に向かう準位の傾斜
が存在する。このため、ゲート電極下のチャネル領域に
残存するキャリアは、準位の傾斜に従って電極３の方向
に流れる。従って電極２側へのチャネルチャージの流出
はなくなる。

本実施例に示す構造のトランジスタをアナログスイッチ
として用いれば、ドレイン電極２へのクロックフィード
スルー電荷の流出を抑制できる。

したがって、ドレイン電極２を回路動作の精度に対して
強く影響する側１例えばサンプルホールド回路における
キャパシタ側に接続することによりクロックフィードス
ルーによる回路精度の低下を抑える効果がある。

本説明は、ｎチャネル絶縁ゲート型電界効果トランジス
タについて説明したが、Ｐチャネルの場合においてもシ
ョットキーゲート型の場合においても同様の効果が得ら
れる。

従来のＤ　Ｓ　Ａ　（Ｄｉｆｆｕｓｉｏｎ　５ｅｌｆ　
Ａｌｉｇｎ）を用いた電界効果トランジスタでは、ゲー
ト電極下の基板の一部の領域にのみ不純物を導入してい
た。本実施例の構造では、不純物濃度分布の勾配が、チ
ャネル全域に渡っている。このため、チャネルチャージ
の制御性、素子の高速性が向上する効果がある。

本発明の他の実施例を第４図を用いて説明する。

Ｐ型シリコン基板９全面に酸化膜を形成した後、シリコ
ン窒化膜１６を堆積し、パターニングを行なう（第４図
（ａ））。酸素雰囲気中でこれを酸化すると、シリコン
窒化膜１６で被われていない部分から酸化が進行し、シ
リコン窒化膜１６の端部にも酸化が進んで、バーズビー
クが形成される（第４図（ｂ））。シリコン窒化膜を除
去した後、ボロンイオン注入を行なう。バーズビークの
部分では、酸化膜厚の変化に伴なって、ドープされるボ
ロンの濃度が変化する（第４図（Ｃ））。表面酸化膜を
除去した後、上記のボロン濃度が変化している領域の上
に、ゲート絶縁膜を介してゲート電極を形成する。また
、必要な素子分離、電極。

層間絶縁等を施して完成する（第４図（ｄ））。

本製造方法によれば、第１図によって説明したトランジ
スタと同等の性能を持つトランジスタを高加速イオン注
入による横方向散乱を利用せず、深さ方向分布のみを考
慮して設計することができる。

第４図のチャネル領域７を、ソース電極領域６に到達さ
せた構造を第８図に示す。この構造は第４図（ｃ）に示
したイオン注入の加速電圧をさらに高くするなどの方法
により実現される。この構造を用いることにより、チャ
ネル領域全μに不純物濃度勾配を持たせることができる
。

本発明の別の実施例を第５図を用いて説明する。

ｐ型半導体基板９の表面を酸化し、パターニングされた
シリコン窒化膜１６をマスクとしてリンのイオン注入を
行なう（第５図（ａ））。これを酸素雰囲気で酸化する
ことにより、シリコン窒化膜の端付近に、第４図（ｂ）
と同様のバーズビーク１８が発生する（第５図（ｂ））
。バーズビーク１８上にゲート電極を形成する（第５図
（Ｃ））。

また、必要な素子分離、電極９層間絶縁等を施して完成
する（第５図（ｄ））。

絶縁ゲート型トランジスタの閾電圧は、半導体基板表面
の濃度と、ゲート絶縁膜の厚さおよび誘電率、ゲート電
極材料と半導体基板の仕事関数の差によって決定される
。第５図に示したのは、ゲート絶縁膜の厚さを変えるこ
とによって閾電圧を変化させた絶縁ゲート型トランジス
タの製造方法の一例である。この他、ゲート絶縁膜の厚
さを変える方法として、エツチングによるものがある。

第５図の構造のトランジスタのチャネル領域に不純物濃
度勾配を持たせたトランジスタの断面借造を第９図に示
す。第５図（ａ）において、ボロンなどのｐ型不純物を
高加速のイオン注入でドープする。ｎ型領域形５を形成
する前に熱拡散でドープするなどの方法がある。また、
リン、ヒ素などのｎ型不純物をドープして基板９のキャ
リア濃度を補償する方法がある。前者の製造方法を用い
ることにより、閾電圧の勾配は緩和され、後者の製造方
法を用いることにより、閾電圧の勾配はより大きくなる
。したがって、閾電圧の勾配をチャネル領域７の不純物
濃度分布を変えることにより、適正に調整することがで
きる。

本発明のさらに別の実施例を第６図を用いて説明する。

第６図の右側に示したフローは左側の各工程に対応して
示しである。第６図（、）に示した構造は、第２図に示
した構造と同様である。

ここでは、高加速Ｂ＋イオン注入は、後の熱処理によっ
てボロンが全チャネル領域７に拡散する程度の加速電圧
とした。このため、チャネル領域７の表面の正孔濃度は
、イオン注入を灯なった側から逆側に向かって徐々に増
加する分布を持つ。

その後Ａｓイオン注入により浅いｎ型高濃度領域をソー
ス電極として形成する。レジストを除去した後、熱拡散
を行ない、低濃度Ｐ＋イオン注入によりドレイン電極の
低濃度ｎ型領域１９を形成する。このとき、ソース電極
にもリンがイオン注入されるが、前述のヒ素イオン注入
によって形成したｎ型領域の濃度が高いため影響はない
（第６図（ｂ））。ゲート電極に側壁を形成した後、高
濃度Ａｓ＋イオン注入を行ない、ドレイン電極領域５を
形成する。このとき、ソース電極領域６にもヒ素がドー
プされ、ソース電極領域６の濃度はさらに高くなる。イ
オン注入のイオン種は、トランジスタの大きさにより適
切に選択するべきもので、本説明に述べたものは一例で
ある。

第６図（ｄ）に本実施例のトランジスタにおける基板表
面付近のエネルギーバンド構造を示す。

チャネル領域７はＰ型で、ソースからドレインに向かっ
て勾配を持っている。この勾配により、チャネルを通過
するキャリアは加速されるので、通常のチャネル領域の
不純物濃度が均一なトランジスタに較べて高速化を図る
ことができる。また、素子の高耐圧化を図るため、ドレ
イン電極のチャネル領域に近い側に低濃度層を設けた。

従来、高速化を妨げていたソース側の低濃度領域を高濃
度化するイオン注入と、チャネル領域に濃度勾配を持た
せるイオン注入を同一マスクを用いて行ない、従来の片
側Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａ
ｉｎ　）工程から工程数を増やすことなく高速化を図る
ことができるという効果がある。

本発明のさらに別の実施例を第７図を用いて説明する。

第６図に示したトランジスタと、高耐圧絶縁ゲートトラ
ンジスタを同一基板上に形成した場合の、断面構造を第
７図に示す。高耐圧絶縁ゲートトランジスタは、ｎ型基
板上にオフセットドレイン１９を設けることによって高
耐圧化を図り。

チャネルは、ソース電極６側からアクセプタ不純物（例
えばボロン）をドープすることにより形成される。高耐
圧トランジスタのチャネル形成のためのアクセプタ不純
物のドープと、第７図左のトランジスタのチャネル領域
に不純物濃度勾配を設けるためのアクセプタ不純物のド
ープを一致させることができる。即ち、第７図左のトラ
ンジスタのゲート長αと不純物の横方向拡散長ｄｘ、ｄ
ｚの間に。

Ｑ　ｚ　ｄ　ｓ　＝　ｄ　２ なる関係を持たせる。このため、高耐圧絶縁ゲートトラ
ンジスタのチャネル形成と、本発明のトランジスタのチ
ャネルの不純物濃度勾配は、同一工程、同一条件で行な
うことが可能で、工程数を全く増やすことなく高性能化
を図ることができるという効果がある。また、従来、高
耐圧絶縁ゲートトランジスタと、２重ドレインのトラン
ジスタを同一工程で形成すると、ソース側にも低濃度電
極　ｌ領域が形成されていた、ソース側の低濃度電極領
域は、高耐圧化に影響しないばかりでなく、オン抵抗の
増大、カットオフ周波数の低化など悪影響があった。本
実施例に示す構造を採ることにより、ソース側の低濃度
不純物領域もなくなり、高耐圧トランジスタのオン抵抗
を低減しカットオフ周波数を高める効果も得られる。

〔発明の効果〕

本発明によれば、チャネルチャージがソースまたはドレ
インの一方のみに流出し、他方への流出のないアナログ
スイッチが実現できるので、フィードスルー誤差を低減
する効果がある。

また、チャネル領域に不純物濃度勾配を形成し基板表面
のエネルギーバンド構造に勾配ができているので、トラ
ンジスタを高速化する効果がある。

エネルギーバンド構造の勾配は、トランジスタのバイア
ス電圧に依存しないので、電源電圧の低い、例えばＶｎ
ｏ＝１〜４ｖの高速論理回路の高速化にも効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の電界効果トランジスタの断
面構造および基板表面のエネルギーバンド構造を示す図
、第２図は第１図の植造を実現するためのイオン注入工
程を説明するための図、第３図は第１図の電界効果トラ
ンジスタのエネルギーバンド構造図、第４図、第５図及
び第６図は、本発明の電界効果トランジスタの製造工程
を示す図、第７図、第８図及び第９図は本発明の他の実
施例を示す図である。 ｌ・・・ゲート電極、２，３・・・ドレイン・ソース電
極、４・・・層間絶縁膜、５，６・・・ドレイン・ソー
ス拡散領域、７・・・チャネル領域、８・・・ゲート絶
縁膜、９・・・半導体基板、１０・・・ゲート加工用レ
ジスト、１１・・・イオン注入用レジスト、１２・・・
伝導帯底面、１３・・・フェルミ準位、１４・・・真性
準位、１５・・・価電子帯上端面、１６・・・シリコン
窒化膜、１７・・・フィールド酸化膜、１８・・・バー
ズビーク、１９・・・低第　１　　囚 躬　２　囚 鳩　夕　圀 第　４　口　　　　　　　　　　　　（久）（ｂ）　　
　　　　　　　　　　　　　（ｂ）ＣＣ）　　　　　　
　　　　　　　（Ｃ）￥　乙　囚 （良） 躬　７　因

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板の表面に形成した第２導電
   型のソース領域と、このソース領域から上記第１導電型
   層により分離して設けられた第２導電型のドレイン領域
   と、上記ソース領域と上記ドレイン領域との間の上記半
   導体基板表面上に、直接または絶縁体薄膜を介して設け
   られ、上記半導体基板表面のエネルギー準位を制御する
   ゲート電極から成る電界効果型トランジスタにおいて、
   上記ゲート電極の下の上記半導体基板表面の導電型を反
   転させ得る閾電圧が、上記ソース領域から上記ドレイン
   領域に向かう方向で、単調に増加または減少しているこ
   とを特徴とする半導体装置。 ２、特許請求の範囲第１項において、前記閾電圧の増加
   または減少は、前記半導体基板表面に形成され単調な膜
   厚分布を持つ領域を有する薄膜を通して前記半導体基板
   表面にイオン注入によって形成された不純物濃度勾配で
   あることを特徴とする半導体装置。 ３、特許請求の範囲第２項において、前記不純物濃度勾
   配が前記ソース領域から前記ドレイン領域に到達してい
   ることを特徴とする半導体装置。 ４、特許請求の範囲第１項において、前記閾電圧の増加
   または減少は、前記ゲート電極を上記半導体基板表面に
   形成され、膜厚が単調に変化する領域を持つ誘電体薄膜
   上に設けることによって、形成されることを特徴とする
   半導体装置。 ５、特許請求の範囲第４項において、前記ゲート電極下
   の半導体基板表面に、不純物濃度勾配を設けことを特徴
   とする半導体装置。 ６、第１導電型の半導体基板の表面に形成した第２導電
   型のソース領域と、上記ソース領域から上記第１導電型
   層により分離して設けられた第２導電型のドレイン領域
   と、上記ソース領域と上記ドレイン領域との間の上記半
   導体基板表面上に直接または絶縁体薄膜を介して設けら
   れ、上記半導体基板表面のエネルギー準位を制御するゲ
   ート電極から成る半導体装置の製造方法において、ゲー
   ト電極材料の薄膜を形成する工程、上記薄膜を加工する
   ためのレジストを形成する工程、上記ゲート電極材料の
   薄膜のうち上記レジストに被われていない領域を除去す
   る工程、上記ソースまたはドレイン領域に開口部を有す
   るレジストを形成する工程、上記ソースまたはドレイン
   領域に開口部を有するレジストをマスクとしてイオン注
   入を行ない導入した不純物を上記開口部のない上記ドレ
   インまたはソース電極に到達させる工程より成ることを
   特徴とする半導体装置の製造方法。