KR100236063B1 - 게이트 다결정 실리콘의 식각방법 - Google Patents
게이트 다결정 실리콘의 식각방법 Download PDFInfo
- Publication number
- KR100236063B1 KR100236063B1 KR1019900020483A KR900020483A KR100236063B1 KR 100236063 B1 KR100236063 B1 KR 100236063B1 KR 1019900020483 A KR1019900020483 A KR 1019900020483A KR 900020483 A KR900020483 A KR 900020483A KR 100236063 B1 KR100236063 B1 KR 100236063B1
- Authority
- KR
- South Korea
- Prior art keywords
- polycrystalline silicon
- gate
- etching
- oxide film
- gate polycrystalline
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 게이트 다결정 실리콘의 식각방법에 관한 것으로서, 특히 게이트 다결정 실리콘이 산화막의 사이드웰에 의하여 다른 전극과 분리될 때 누설전류를 최대한 줄일수 있도록 하기 위해 게이트 다결정 실리콘을 건식식각으로 정의하기 전에 습식식각으로 게이트 다결정 실리콘의 윗쪽 모서리를 식각하여 게이트와 이웃 전극간의 거리를 증가시기도록 한 게이트 다결정 실리콘의 식각 방법에 관한 것이다.
Description
제1도(a)∼(c)는 종래의 게이트 다결정 실리콘의 식각 공정도
제2도(a)∼(c)는 본 발명에 따른 게이트 다결정 실리콘의 식각 공정도
제3도는 종래 방법에 의해 제조된 게이트 다결정 실리콘의 구조도
제4도는 본 발명에 의해 제조된 게이트 다결정 실리콘의 구조도
* 도면의 주요부분에 대한 부호설명
1 : 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 다결정 실리콘
5 : 산화막 6 : 사이드웰
7 : 산화막 8 : 전극
본 발명은 게이트 다결정 실리콘의 식각 방법에 관한 것으로, 특히 게이트 다결정 실리콘이 산화막의 사이드웰(Side Wall)에 의하여 다른 전극과 분리될 때 누설전류를 최대한 줄이기 위한 다결정 실리콘 식각 방법에 관한 것이다.
종래의 다결정 실리콘 식각 공정을 제1도(a)∼(c)를 참조하여 설명하면, 먼저 제1도(a)에서와 같이 기판(1)위에 웰과 필드 산화막(2)을 형성시킨 후 게이트 산화막(3)을 형성시키고 다결정 실리콘(4)과 산화막(5)을 차례로 증착시킨다.
그 다음 제1도(b)와 같이 마스크를 사용하여 산화막(5)/다결정 실리콘(4)/게이트 산화막(3)을 정의하고, 그 다음 제1도(c)에서와 같이 산화막을 이용하여 사이드웰(6)을 형성시킨다.
제3도는 상기와 같은 방법에 의하여 제조된 다결정 실리콘의 한쪽 끝을 보여주는데 게이트 다결정 실리콘(4)과 바로 이웃하는 전극과의 거리가 d'만큼 떨어져 게이트와 이웃 전극간에 누설전류가 존재할 가능성이 매우높다.
즉, 종래에는 제3도에 도시된 바와같이 게이트와 통하여 거리 d'만큼 떨어져 있음으로써 누설 전류가 흐를 가능성이 매우 높으며 이를 막기 위하여 제조과정에서 세심한 주의가 요망되는 단점이 있었다.
본 발명은 이러한 단점을 해결하기 위한 것으로 상세히 설명하면 다음과 같다.
먼저 제2도(a)에서와 같이 기판(1)위에 필드 산화막(2)을 형성시킨 후 게이트 산화막(3), 다결정 실리콘(4), 산화막(5)을 차례로 증착시킨다. 그다음 제2도 (b)에서와 같이 마스크를 사용하여 맨윗층의 산화막(5)을 정의한후, 제 2도(C)에서와 같이 맨윗층의 산화막(5)을 마스크로 사용하여 다결정 실리콘(4)을 적당한 두께까지 습식식각을 실시한다.
그다음 제2도(d)에서와 같이 맨윗층의 산화막(5)을 마스크로 사용하여 건식각법을 다결정 실리콘(4)과 게이트 산화막(3)을 정의한다. 그다음 제2도(e)와 같이 기판(1)에 약간의 산화막(7)을 형성시킨후 LDD(Lightly Doped Drain)구조의 낮은 농도(n-)에 해당하는 이온 주입을 실시한 후 제2도(f)에서와 같이 산화막을 이용하여 사이드웰(6)을 형성시키고 그다음 LDD구조의 높은 농도(n+)에 해당하는 이온주입을 실시한다.
그다음 제2도(g)에서와 같이 소오스(Source)와 드레인(Drain)지역에 전극(8)을 형성시킨다.
제4도는 본 발명에 의하여 제조된 게이트 다결정 실리콘의 한쪽 끝을 보여주는 것으로서 게이트 다결정 실리콘의 윗쪽 끝을 보여주는 것으로서 게이트 다결정 실리콘의 윗쪽 모서리 부근이 식각되어 게이트와 이웃 전극간의 거리인 "d"가 종래 방법에 의하여 제조되었을 때의 거리 d'보다 훨씬 크게 된다.
즉, 본 발명은 게이트 다결정 실리콘의 윗쪽 모서리 부근이 식각되어 게이트와 이웃 전극간에 거리를 증가시킴으로써 게이트와 이웃 전극간에 누설 전류를 줄이고 공정상에 여유를 가질 수 있는 효과가 있다.
Claims (1)
- 게이트 다결정 실리콘을 식각함에 있어서, 게이트 다결정 실리콘을 건식식각으로 정의하기 전에 습식식각으로 게이트 다결정 실리콘의 윗쪽 모서리를 식각하여 게이트와 이웃 전극간의 거리를 증가시키는 것을 특징으로 하는 게이트 다결정 실리콘의 식각방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900020483A KR100236063B1 (ko) | 1990-12-13 | 1990-12-13 | 게이트 다결정 실리콘의 식각방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900020483A KR100236063B1 (ko) | 1990-12-13 | 1990-12-13 | 게이트 다결정 실리콘의 식각방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920013665A KR920013665A (ko) | 1992-07-29 |
KR100236063B1 true KR100236063B1 (ko) | 1999-12-15 |
Family
ID=19307453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900020483A KR100236063B1 (ko) | 1990-12-13 | 1990-12-13 | 게이트 다결정 실리콘의 식각방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100236063B1 (ko) |
-
1990
- 1990-12-13 KR KR1019900020483A patent/KR100236063B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920013665A (ko) | 1992-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950021786A (ko) | 모스펫(mosfet) 및 그 제조방법 | |
KR100236063B1 (ko) | 게이트 다결정 실리콘의 식각방법 | |
KR960014720B1 (ko) | 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 | |
KR0161885B1 (ko) | 반도체 소자와 그의 제조방법 | |
KR100298874B1 (ko) | 트랜지스터의형성방법 | |
KR100252858B1 (ko) | 반도체소자 및 이의 제조방법 | |
KR940010926B1 (ko) | Mos트랜지스터 반도체 장치 및 그의 제조방법 | |
KR940006698B1 (ko) | 반도체 소자의 제조방법 | |
KR930001565B1 (ko) | 씨 모스 트랜지스터 제조방법 | |
KR940002781B1 (ko) | 곡면 이중 게이트를 갖는 반도체 장치의 제조방법 | |
KR930001893B1 (ko) | 씨모스 트랜지스터 제조방법 | |
KR0172044B1 (ko) | 반도체 소자의 제조방법 | |
KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
KR0142875B1 (ko) | 모오스 에프이티 제조방법 | |
KR0150679B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
JPS59213168A (ja) | 縦型電界効果トランジスタの製造方法 | |
KR0167605B1 (ko) | 모스 트랜지스터 제조방법 | |
KR930008897B1 (ko) | Mosfet 제조방법 | |
KR100422823B1 (ko) | 모스트랜지스터제조방법 | |
KR100268918B1 (ko) | 반도체소자및그의제조방법 | |
KR0186198B1 (ko) | 트랜지스터 제조방법 | |
KR100358126B1 (ko) | 트랜지스터제조방법 | |
KR0125296B1 (ko) | 모스펫(mosfet) 제조방법 | |
KR960005998A (ko) | 반도체 소자 및 그 제조방법 | |
JPH0426132A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070827 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |