KR940006698B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제l도 (a)-(e)는 일반적인 스트레이트(straight) 게이트를 갖는 반도제 메모리 소자의 제조공정도.
제2도 (a)-(g)는 본 발명에 따른 라운드 트랜치(Round Trench) 게이트를 갖는 반도체 메모리 소자의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 웰
13 : 필드산화막 14 : 기초산화막
15 : 질화막 16 : 포트레지스트
17 : 산화막 18 : 제1게이트 산화막
19 : 제2게이트 산화막 20 : 폴리실리콘
2l : 캡산화막 22 : 소오스 및 드레인 영역
23 : 측벽
본 발명은 소자의 제조방법에 관한 것으로, 특히 고집적화를 도모함과 동시에 소자의 특성을 개선시킬 수있는 반도체 소자의 제조방법에 관한 것이다.
제1도 (a)-(e)는 일반적인 스트레이트 게이트를 갖는 반도체 소자의 제조공정도로서, 반도체 기판(1)상에 웰(2)을 형성하고 필드산화막(3)으로 소자격리한 후 액티브영역에 게이트 산화막(4)을 형성하고 문턱전압조절을 위한 마스킹 및 이온 주입을 수행한 다음(제1(a)도), 제1게이트 산화막(4)을 스트립하고 다시 2차 게이트 산화막(5)을 형성탄 후 전면에 게이트용 폴리실리콘(6)과 게이트용 캡(Cap) 산화막(7), 예를 들어 HTO, HLD 또는 LTO를 도포한다(제1(b)도).
그 다음 포트레지스트(8)를 이용하여 게이트 형성영역의 2차 게이트 산화막(5), 폴리실리콘(6), 캡산화막(7)을 제한해서 남긴 다음(제1(c)도), 포트레지스트(8)를 제거하고 노출된 웰(2)의 표면에 LDD(Lightly Doped Drain) 구조를 의한 저농도의 불순물을 이온 주입한다(제1(d)도).
그 다음 포트레지스트(8)를 이용하여 게이트 형성영역의 2차 게이트 산화막(5), 포트레지스트(8)를 제거하고 노출된 웰(2)의 표면에 LDD(Lightly Droed Drain) 구조를 위한 저농도의 불순물을 이온 주입한다(제1(d)도).
그 다음, 게이트의 측면에 산화막으로 된 측벽(9)을 형성하고 이온 주입을 실행하여 소오스 및 드레인 영역(10)을 형성하여 제조하였다.
이와 같은 스트레이트 게이트를 갖는 반도제 메모리 소자의 경우는 고집적 소자에서 요구되는 셀면적의 감소에 의해 소오스와 드레인의 정선간격이 좁아져 쇼트채널 효과를 억제할 수 없으며 심각한 핫 캐리어(Hot Carrier) 현상이 야기되었다.
또한, 좁아지는 게이트 채널길이의 보상을 위해 LDD 또는 DD같은 복잡한 구조의 정선형성으로 복잡한 공정을 수행해야 하는 문제점이 있었다.
더욱이 도시하지는 않았지만 이미 알려져 있는 트랜치게이트의 경우에는 트랜치의 각진부분의 게이트 산화막의 누설전류나 항복필드 등의 전기적 특성이 저하되는 문제점이 있었다,
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 각진부분이 없는 라운드 트랜치를 마련하여 그 위에 게이트를 형성시킨 라운드 트랜치 게이트를 갖는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.
제2도 (a)-(g)는 본 발명에 따른 반도체 소자의 제조공정으로서, 우선 제2(a)도에 도시한 바와 같이 반도체 기판(11)상에 웰(12)을 형성하고 필드산화막(13)으로 소자격리한 후 액티브 영역상에 기초산화막(14)을 형성하고 전면에 질화막(15)을 도포한다.
그후, 제2(b)도에 도시한 바와 같이 포트레지스트(16)를 이용하여 게이트 형성영역에 웰(12)의 소정의 깊이까지 판 트랜치를 형성한 후, 제2(c)도와 같이 포트레지스트(16)를 제거하고 트랜치의 노출된 웰(12)표면이 라운드 형상을 갖도록 하기 위해 표면올 산화하여 산화막(17)을 형성시킨다.
그후 제2(d)도에 도시한 바와 같이 산화막(17)과 남아있는 질화막(15), 기초산화막(14)을 제거하고 액티브영역에 제1게이트 산화막(18)을 형성하고 문턱전압조절을 위한 불순물을 이온 주입한 후, 제2(e)도와 같이 제1게이트 산화막(18)을 제거하고 다시 제2게이트 산화막(19)을 형성한 다음 전면에 게이트용 폴리실리콘(20), HTO, HLD, LTO와 같은 게이트용 캡산화막(21)을 차례로 도포한다.
그후, 제2(f)도에 도시한 바와 같이 상기 트랜치 영역에 게이트 영역을 한정하여 제2게이트 산화막(19), 폴리실리콘(20), 캡산화막(21)을 남기고 노출된 웰(12)의 표면에 고농도 불순물의 이온 주입으로 소오스 및 드레인 영역(22)을 형성시킨 다음, 제2(g)도와 같이 게이트 측면에 산화막으로 된 측벽(23)을 형성하면 본 발명에 따른 라운드 트랜치 게이트를 갖는 반도체 메모리 소자를 얻을 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면 라운드형 트랜치에 게이트 전극을 형성하므로써 종래의 스트레이트 게이트 전극에 비해 채널길이가 증가하여 쇼트채널효과나 핫캐리어 효과를 억제할 수 있으며 트랜치게이트에 비해서는 각진 부분이 없는 부드러운 라운도 형상을 갖게 되므로 게이트 산화막의 누실전류나 항복 필드 등의 전기적 특성이 향상되게 된다.
또한, 게이트가 반도체 기판쪽으로 깊어짐에 따라 얇은 정선에 대한 요구를 충족시킬 수 있으며, 종래의LDD나 DD 구조의 소오스와 드레인 정선에 비하여 저농도 불순물의 정선형성을 위한 마스킹 공정과 이온주입공정을 생략할 수 있으므로 공정의 단순화에 기여하는 효과가 크다.
Claims (2)
- 반도체 기판에 필드산화을율 형성하여 격리영역과 활성영역을 정의하는 공정과, 활성영역에 제1산화막과 질화막을 형성하고 게이트 형성영역의 상기 질화막, 제1산화막, 반도체기판을 선택적으로 식각하여 트랜치를 형성하는 공정과, 노출된 트랜치 영역의 반도체 기판을 산화시켜 제2산화막을 형성하는 공정과, 상기 질화막, 제1, 제2산화막을 제거하고 게이트 산화막을 형성하는 공정과, 상기 트랜치 영역상에 게이트 전극을 형성하고 게이트 전극 양측 반도체 기판에 소오스 및 드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 게이트 전극이 형성되는 트랜치는 경사진 형태로 형성됨을 특징으로 하는 반도체 소자의 제조방법.
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