KR940010569B1 - Ldd 트래지스터의 구조와 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

LDD 트랜지스터의 구조와 그 제조방법
제 1a~c 도는 종래 LDD트랜지스터의 제조공정도.
제 2a~f 도는 본발명에 따른 LDD트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 21, 22, 26 : 산화막
23 : 게이트폴리 24, 30 : 측벽산화막
25 : 질화막 27, 29, 31 : 불순물영역
28 : 폴리실리콘 측벽
본 발명은 LDD(Lightly Doped Drain) 트랜지스터의 구조와 그 제조방법에 관한 것으로, 특히 핫 캐리어 효과(hot carrier effect)와 GIDL(Gate Induced Drain Leakage : 게이트에 의한 드레인 누설전류) 및 전류 드라이빙(currentdriving)을 개선한 LDD트랜지스터의 구조와 그 제조방법에 관한 것이다.
제 1 도는 종래 LDD트랜지스터의 제조공정도로서, 먼저 제 1a 도에 도시한 바와 같이 p형 기판(10) 상에 국부산화막(LOCOS : LoCal Oxidation of Silicon)공정을 이용하여 필드산화막(11)을 성장시키고, 게이트 산화막(12)을 성장시킨 다음 문턱 전압(Vth: threshold voltage) 조절을 위한 이온 주입을 실시한다.
그 다음에 제 1b 도와 같이 상기 게이트 산화막(12)위에 폴리실리콘을 도포한 다음 식각하여 게이트(13)를 형성하고, 상기 p형 기판(10)과 상기 게이트(13)에 소스 및 드레인영역을 위한 n-를 주입하여 n-불순물영역(14)을 형성한다.
그후에 제 1c 도에 도시한 바와같이 상기 p형 기판(10)과 상기 게이트(13)상에 산화막을 도포하여 에치백(etch back)한후 게이트(13)의 양측에 측벽산화막(15)을 형성하고, n+을 주입하여 n+불순물영역(16)을 형성함으로써 종래의 LDD구조를 갖는 트랜지스터가 제조된다.
그러나 상기와 같이 제조되는 종래의 LDD 구조를 갖는 트랜지스터는 N-의 농도와 측벽산화막(15)의 길이를 조절하는 것만으로는 핫 캐리어 효과를 개선하는데 한계가 있으며, n-의 농도를 높이면 전계가 증가하게 되고 n-의 농도를 낮추면 저항의 증가로 전류가 감소하게 되는 문제점이 있었다.
본 고안은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 게이트의 양측에 2중으로 두개의 측벽을 형성하여 게이트로 동작하도록 함으로써 핫 캐리어 효과와 전류 드라이빙 및 게이트 중첩 캐퍼시턴스(gate overlap capacitance)을 개선하는 LDD트랜지스터의 구조와 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위하여 게이트 양측에 2중으로 두개의 측벽을 형성하고 세번의 이온 주입을 해하여 n영역과 n-영역 및 n+영역을 형성하고 게이트 산화막을 두껍게 성장시킨 본 발명을 첨부한 도면에 의해 보다 상세히 설명하면 다음과 같다.
제 2f 도는 본 발명에 따른 LDD트랜지스터의 완성도로서 도시한 바와같이 p형기판(20)상의 소정 부위에 게이트 산화막(22)와 게이트폴리(23)가 차례로 적층되고, 게이트폴리(23) 및 기판상에 열산화막(26)이 형성되고, 상기 게이트 폴리(23)의 양측에 폴리실리콘 측벽(28)과 측벽산화막(30)이 형성되고, 상기 측벽(28)(30) 하부의 게이트폴리(23) 양측 p형 기판(20)에 게이트폴리(23)의 인접부에서 차례로 중농도, 저농도, 고농도 불순물영역(27, 29, 31)이 형성되고, 소자간의 분리를 위해 필드산화막(21)이 형성된 구조로 되어 있다.
상기와 같은 구조를 갖는 본 발명에 따른 LDD트랜지스터의 제조공정을 살펴보자. 제 2a~f 도는 본발명에 따른 LDD트랜지스터의 제조공정도로서, 제 2a 도에 도시한 바와같이 p형 기판(20)상에 활성영역과 필드영역을 정의하여 필드영역에 국부산화 공정으로 필드산화막(21)을 성장시키고, 활성영역에 게이트 산화막(22)을 성장시킨 다음 문턱전압(Vth) 조절을 위한 이온주입을 실시한다.
그후 제 2b 도에 도시한 바와같이 폴리실리콘을 도포하여 식각하고, 게이트 폴리(23)를 형성한 후에 산화막을 도포하고 에치백(etch back)함으로서 상기 게이트 폴리(23)의 양측에 측벽산화막(24)을 형성한다.
다음에 제 2c 도와 같이 질화막(25)을 도포하고 에치백하여 필드산화막(21)과 측벽산화막(24) 사이의 활성영역을 질화막(25)으로 덮는다.
제 2d 도에 도시한 바와같이 측벽산화막(24)을 제거하고, 상기 게이트폴리(23)에 게이트 산화막(22)보다 더 두껍게 열산화막(26)을 성장시킨후에 게이트폴리(23)와 질화막(25) 사이의 기판(20)에 n형 불순물을 1018~1019atoms/cm2의 농도로 주입하여 중농도의 n불순물영역(27)을 형성한다.
그후 제 2e 도와 같이 질화막(25)을 제거하고, 폴리실리콘을 도포한 뒤 이방성 식각하여 게이트폴리(23) 측벽에 폴리실리콘 측벽(28)을 형성한 다음 n형 불순물을 1016~1017의 농도로 주입하여 상기 중농도 n불순물영역(27)옆에 저농도 n-불순물영역(29)을 형성한다.
제 2f 도에 도시한 바와같이 산화막을 도포하고 이방성 식각하여 상기 폴리실리콘 측벽(28)의 옆으로 측벽산화막(30)을 형성하고 n형 불순물을 1020~1021의 농도로 주입하여 고농도 n+불순물영역(31)을 형성함으로서 본 발명의 LDD트랜지스터가 제조된다.
상기와 같이 제조되는 본 발명의 LDD트랜지스터에서 게이트폴리(23)가 폴리실리콘측벽(28)은 열산화막(26)에 의해 직류적으로는 격리되었지만 교류적으로는 격리가 되어 있지 않으므로 폴리실리콘 측벽(28)은 게이트로 동작하게 되며, 결과적으로 게이트가 중첩된 LDD의 효과를 나타내게 된다.
또 중농도 n불순물영역(27)은 저항을 줄이는 역할을 하며 저농도 n-불순물영역보다 더 높은 농도이므로 게이트(23)와 중첩되는 부분이 상대적으로 적더라도 기판전류를 증가시키지 않는다.
한편 저농도 N-불순물영역(29)은 소오스 및 드레인의 전계를 줄이는데 폴리실리콘 측벽(28)의 밑에 존재하므로 저항이 크게 문제되지 않는다.
따라서 상기한 바와같은 본 발명은 다음과 같은 효과가 있다.
첫째, 중농도 n불순물영역과 저농도 n-불순물영역의 조합에 의해 전계를 감소시키고 게이트가 소오스 및 드레인과 충분히 중첩되며 게이트의 밑에서 전계의 최고치(peat)가 존재함에 따라 핫 캐리어 효과를 개선한다. 둘째, 고농도의 n+액티브 영역과 게이트의 중첩에 의해 전류 드라이빙이 개선된다. 셋째, 두꺼운 열산화막에 의해 게이트 중첩 캐퍼시턴스를 감소시키는 효과가 있다.

Claims (4)

  1. 필드산화막이 형성된 제 1 도전형 기판(20), 상기 기판상에 차례로 형성되는 게이트 산화막(22)과 게이트폴리(23), 상기 게이트폴리(23)의 둘레에 형성되는 열산화막(26), 상기 게이트폴리(23)의 양측에 형성되는 폴리실리콘 측벽(28)과 측벽산화막(30), 상기 게이트폴리(23)의 양측 기판(20)에 게이트폴리(23)에 인접한 부분부터 차례로 형성되는 중농도, 저농도, 고농도 제 2 도전형 불순물영역(27)(29)(31)을 포함하여 구성됨을 특징으로 하는 LDD트랜지스터의 구조.
  2. 필드산화막이 형성된 제 1 도전형기판(20)상에 게이트 산화막(22)과 폴리실리콘을 증착하고 폴리실리콘을 식각하여 게이트폴리(23)을 형성하는 공정과, 상기 게이트폴리(23)측벽에 측벽산화막(24)을 형성하고 활성영역에 질화막(25)을 형성하는 공정과, 상기 측벽산화막(24)을 제거하고 게이트폴리(23)에 열산화막(26)을 형성하는 공정과, 상기 질화막(25)과 게이트폴리(23) 사이의 기판(20)에 중농도의 제 2 도전형 불순물 영역(27)을 형성하는 공정과, 상기 게이트 폴리(23)의 양측에 폴리실리콘 측벽(28)을 형성하고 양측 기판(20)에 저농도 제 2 도전형 불순물영역(29)을 형성하는 공정과, 상기 폴리실리콘 측벽(28)에 측벽산화막(30)을 형성하고 기판(20)의 고농도 제 2 도전형 불순물영역(31)을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 LDD트랜지스터의 제조방법.
  3. 제 2 항에 있어서, 열산화막(26)은 게이트 산화막(22)보다 더 두껍게 형성함을 특징으로 하는 LDD트랜지스터의 제조방법.
  4. 제 2 항에 있어서, 중농도 제 2 도전형 불순물영역(27)은 1018~1019의 농도, 저농도 제 2 도전형 불순물영역(29)은 1016~1017의 농도, 고농도 제 2 도전형 불순물영역(31)은 1020~1021의 농도로 형성함을 특징으로 하는 LDD트랜지스터의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100567047B1 (ko) * 1999-06-28 2006-04-04 주식회사 하이닉스반도체 모스 트랜지스터 제조방법
CN102456554A (zh) * 2011-11-11 2012-05-16 上海华力微电子有限公司 一种减小mos io器件gidl效应的方法

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