KR100223916B1 - 반도체 소자의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 쇼트 채널 FET 구조에 관한 것으로서, 반도체 기판 상에 형성된 게이트, 상기 게이트 하단으 반도체 기판 표면 아래에 함몰된 다층형태의 제 1 절연막과 제 2 절연막 및 두 막 사이의 채널층, 상기 게이트 측면에 반도체 기판의 표면을 따라 형성된 금속층, 상기 금속층 하부의 반도체 기판 내에 상기 제 1 절연막 하단면선에 이르는 소오스/드레인 및, 상기 소오스/드레인 측면에 형성된 격리막으로 이루어진다.
본 발명에 의하면, 제 2 절연막(SiO2)으로 GIDL(Gate Induced Drain Leakage) 전류를 없애고, 제 1 절연막(SiO2)으로 펀치스루우 현상에 의한 브레이크다운 특성을 크게 개선할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자에 관한 것으로서 특히, 쇼트 채널 디바이스(short channel device)에서 많이 발생하는 GIDL, 펀치 드로우 특성을 개선한 반도체 소자의 구조 및 제조방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가하면서 셀 면적이 축소되어 이에따라 단위셀의 채널길이가 점차 짧아지는 것이 현재의 추세이다.
채널 길이가 짧아지면서 채널영역의 전계나 전위에 미치는 소오스, 드레인의 영향이 현저해졌고 그 때문에 전계나 전위의 1 차원 근사가 불가능해져서 2 차원 또는 3 차원적인 전계분포 및 전위분포를 고려할 필요가 생기게 된다.
그 이유는 채널 길이가 짧아짐에 따라 채널영역의 전하가 게이트 전압뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하 또는 전계 및 전위분포의 영향을 크게 받게 되기 때문이다.
그리고 문턱전압(threshold voltage)저하 이외에 소오스와 드레인간 내압의 저하도 쇼트 채널의 큰 문제로써, 채널길이가 짧아지면 드레인 공핍층이 소오스에 가까워져서 드레인 공핍층과 소오스 공핍층이 연결되어 버린다.
이 상태에서는 드레인 전계가 소오스측에까지 영향을 미쳐서 소오스 근방의 확산전위를 저하시키기 때문에 채널이 형성되어 있지 않아도 소오스와 드레인간에 전류가 흐르게 된다.
이것은 펀치 드로우(punch-through)라고 불리는 현상이며, 펀치 드로우가 일어나기 시작하면 포화 영역에서도 드레인 전류는 포화되지 않게 되어 드레인 전압이 증가되고 그에 따라 펀치 드로우 현상의 발생이 급격히 증가한다.
상기와 같은 펀치 드로우 현상에 의한 소자의 특성 저하를 막기 위하여 고농도로 도핑된 펀치 드로우 스탑(punchthrough stops)층을 드레인과 소오스의 펀치 드로우 현상이 집중적으로 발생하는 영역에 형성하여 그의 발생을 억제시켜 왔다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 구조를 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술에 의한 반도체 소자의 구조단면도이다.
도 1a는 종래 기술의 FET 소자의 구조를 나타낸 것으로 먼저, 실리콘 기판(10)과, 상기 실리콘 기판(10)상에 형성된 게이트 절연막(13)과, 상기 게이트 절연막(13)상에 형성된 게이트(14)와, 상기 게이트(14)의 양측 실리콘 기판(10)의 표면에 형성된 소오스/드레인(11)(12)으로 그 기본 구조를 이룬다.
상기의 소오스/드레인(11)(12)사이의 실리콘 기판(10)내에 펀치 드로우 현상이 집중적으로 일어나는 부분(X)의 소오스/드레인(11)(12) 인접부에 펀치 드로우 스탑층(Ⅰ)이 형성된다.
펀치 드로우 스탑층(Ⅰ)은 펀치 드로우 현상을 막기 위한 것으로 고농도 이온 주입 공정으로 형성된다.
도 1b는 FET의 기본 구조에서 GIDL(gate induced drain leakage) 전류의 발생을 나타낸 것이다.
게이트 절연막(13)상에 형성된 게이트(14)의 일측 실리콘 기판(10)의 표면에 형성된 드레인(11)과 게이트(14)의 오버랩(overlap)영역(Z) 부근의 실리콘 기판(10)에서는 공핍층의 양의 전하 영향으로 오프 스테이트(off-state)에서 딥 디플레이션 영역(Y)이 형성되어 브레이크 다운 현상을 유발하는데, 상기의 브레이크 다운 현상으로 인해 GIDL(gate induced drain leakage) 전류(EC, HC)가 흐르게 된다.
종래 기술의 반도체 소자에 있어서는 GIDL(gate induced drain leakage) 전류를 막기위하여 LDD(Lightly doped drain)영역을 형성하였는데, 이는 누설되는 전류의 양을 약간은 막을 수는 있으나, 채널 길이의 감소에 따른 GIDL전류의 발생 증가를 완전하게 해결하지 못한다.
또한, 채널 스탑층을 이용하여 펀치 드로우 현상의 발생을 억제하는 것에는 채널 길이의 감소 추세에 따라 역시 한계가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 실리콘 기판의 게이트 영역이 함몰형 SiO2/ Si / SiO2구조를 갖도록 하여 소자의 특성을 향상시킨 반도체 소자의 구조 및 제조방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 의한 반도체 소자의 구조단면도
도 2는 본 발명의 실시예에 따른 반도체 소자의 구조단면도
도 3a 내지 도 3c는 본 발명 실시예에 따른 반도체 소자의 공정 단면도
도 4a와 도 4b는 본 발명에 따른 실시예의 동작을 설명하기 위한 단면도
* 도면의 주요부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 제 1 실리콘 산화막
22 : 채널층 23 : 제 2 실리콘 산화막
24 : 게이트 25 : 소오스/드레인
26 : 격리층 27 : 실리사이드층
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 게이트; 상기 게이트 하단의 반도체 기판 표면 아래에 함몰된 다층형태의 제 1 절연막과 제 2 절연막 및, 두 막 사이의 채널층; 상기 게이트 측면에 반도체 기판의 표면을 따라 형성된 금속층; 상기 금속층 하부의 반도체 기판 내에 상기 제 1 절연막 하단면선에 이르는 소오스/드레인; 및, 상기 소오스/드레인 측면에 형성된 격리만으로 구비된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구조 및 제조방법에 관하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 구조 단면도이다.
본 발명의 반도체 소자는 게이트 영역이 함몰형 SiO2/ Si / SiO2구조를 갖도록 하여 GIDL 전류 발생 및 펀치 드로우 등의 소자의 특성을 저하시키는 이상 현상의 발생을 억제하기 위한 것으로, 실리콘 기판(20)과, 상기 실리콘 기판(20)상에 형성된 게이트(24)와, 상기 게이트(24) 하부의 실리콘 기판(20)내에 형성된 채널층(22)과, 상기 채널층(22)의 상하에 각각 형성되는 제 1, 2 실리콘 산화층(21)(23)과, 상기 게이트(24)의 양측 실리콘 기판(20)에 형성되는 소오스/드레인(25)과, 상기 게이트(24) 및 소오스/드레인(25) 등으로 구성되는 각각의 셀의 분리 영역에 형성되는 격리층(26)과, 상기 소오스/드레인(25) 상부의 실리콘 기판(20)의 표면에 형성되는 실시사이드층(27)을 포함하여 구성된다.
상기의 채널층(22)과 제 1, 2 실리콘 산화층(21)(23)이 실리콘 기판(20) 내부에 매몰된 구조이다(SOI 구조에서는 게이트 하부의 산화막이 기판내로 매몰되어 있지 않다).
상기와 같은 구조를 갖는 본 발명의 반도체 소자의 제조 공정을 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 공정 단면도이다.
먼저, 도 3a에서와 같이 박막의 단결정 실리콘층(32)과 제 1 실리콘 산화막(31)을 가진 SIMOX(Separation by IMplanted OXygen : 이하 SIMOX라 약함) 기판(Ⅰ)은 실리콘 기판(30)내의 소정영역에 산소(O2)를 이온 주입하여 제 1 실리콘 산화막(SiO2)이 형성된 구조이다.
이어, 도 3b에서와 같이 상기 제 2 실리콘 산화막(SiO2)(33) 전면에 포토레지스트를 도포하고 소오스/드레인 영역을 패터닝한 후, 식각 공정을 실시하여 트렌치를 형성한다.
이때, 트렌치를 형성하기 위한 식각 공정은 제 1 실리콘 산화막(33)까지 실시한다.
이어, 상기 노출된 상기 SIMOX기판(Ⅰ) 전면에 고농도로 도우핑된 실리콘 에피층을 증착하고 에치백 공정을 실시하여 소오스/드레인(34)을 형성한다.
그리고 상기 소오스/드레인(34) 측면의 단결정 실리콘층(32a)에 산소(O2)를 주입하여 실리콘 산화막(SiO2)으로 이루어진 격리막(Ⅱ)을 형성한다.
이어, 도 3c에 나타난 바와 같이 제 2 절연막(33) 내의 소정영역에 고농도의 폴리실리콘을 주입하여 게이트(35)를 형성한다.
이어서, 상기 소오스/드레인(34) 상면에 텅스턴(W) 혹은 티타늄(Ti)등의 금속을 증착하여 실리사이드층(36)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 동작은 다음과 같다.
도 4a는 게이트 전압에 의한 채널 공핍층(DL)의 변화에 의해 소자가 동작하는 것을 나타낸 것이고, 도 4b는 게이트 전압에 의한 반전층(Inversion Layer)의 변화에 의해 소자가 동작하는 것을 나타낸 것이다.
본 발명과 같이 게이트 영역의 하측의 채널 영역이 매몰된 구조에서 채널 공핍층에 의한 동작은 도 4a의 n형 실리콘 기판(40) 상에 게이트(44)와 상기 게이트(44) 하단의 제 2 실리콘 산화막(43)과 p형 단결정 실리콘 채널층(42), 제 1 실리콘 산화막(41)으로 형성되며, 상기 게이트(44) 측면의 n형 실리콘 기판(40) 내부의 p형 소오스/드레인(45)을 포함하는 구조로 형성되어 다음과 같이 동작한다.
n형 실리콘 기판(40)에 같은 전도성을 가진 즉, p형 소오스/드레인(45)과 p형 채널층(42)이 구비된 소자는 게이트(44) 전압이 OV 일때에도 이미 채널이 형성되어 있다. 따라서, p형 소오스/드레인과 p형 채널층이 구비된 소자의 경우에 이 소자를 차단상태로 하는데에는 양(+)의 게이트 전압이 필요하고 p형 채널층(42)이 양(+)의 게이트 전압에 의한 채널 공핍층(DL) 변화에 따라 on-off 동작을 한다.
그리고 n형 소오스/드레인과 n형 채널층이 구비된 소자의 경우에는 음(-)의 게이트 전압으로 on-off 동작을 한다.
그리고 도 4b에서와 같이, n형 실리콘 기판(50) 상에 게이트(54)와 상기 게이트 하단의 제 2 실리콘 산화막(53)과 n형 채널층(52), 제 1 실리콘 산화막(51)으로 형성되며, 상기 게이트(54) 측면의 실리콘 기판 내부의 p형 소오스/드레인(55)으로 형성된 구조에서 반전층에 의한 동작은 다음과 같다.
n형 실리콘 기판(50) 상에 반대의 전도성을 가진 즉, p형 소오스/드레인(55)과 n형 채널층이 구비된 소자는 게이트(54) 전압이 OV 일 때 채널이 형성되어 있지 않다.
p형 소오스/드레인(55)과 n형 채널층(52)이 구비된 소자의 경우에 전도성 채널을 유지하는데 충분한 게이트(54) 전압을 인가하여 반전층(IL)(도면에서는 정공)을 형성하여 채널을 on-off 한다.
상기와 같은 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지로 변형하는 것이 가능하다.
본 발명에 의하면, 게이트 영역 아래 함몰형 SiO2/ Si / SiO2의 구조로 특히 채널층인 얇은 Si층이 에너지 밴드에서 웰 구조를 이루게 되어 다음과 같은 효과가 있다.
첫째, 쇼트 채널 효과의 하나인 펀치 드로우(punch-through)현상이 주로 발생되는 지역에 제 1 실리콘 산화막(SiO2)을 둠으로써, 종래의 하이 도핑 펀치 드로우 스톱층의 사용보다도 그 현상이 현저히 개선된다.
둘째, 함몰형 제 1 실리콘 산화막(SiO2)의 영향으로 게이트/드레인 오버 랩 지역의 딥 디플레이션(deep depletion)으로인한 GIDL 전류를 없애준다. 따라서, 누설 전류(leakage current)의 감소 및, 펀치 드로우 현상의 개선으로 쇼트 채널 FET에서 소자의 특성을 향상시키는 효과가 있다.
Claims (8)
- 반도체 기판 상에 형성된 게이트; 상기 게이트 하단의 반도체 기판 표면 아래에 함몰된 다층형태의 제 1 절연막과 제 2 절연막 및, 두 막 사이의 채널층; 상기 게이트 측면에 반도체 기판의 표면을 따라 형성된 금속층; 상기 금속층 하부의 반도체 기판 내에 상기 제 1 절연막 하단면선에 이르는 소오스/드레인; 및, 상기 소오스/드레인 측면에 형성된 격리막으로 구비된 것을 특징으로 하는 반도체 소자의 구조.
- 제 1 항에 있어서, 상기 채널층은 단결정 실리콘(single crystalline)인 것을 특징으로 하는 반도체 소자의 구조.
- 제 1 항에 있어서, 상기 제 1 및, 제 2 절연막과 격리막은 실리콘 산화막(SiO2)인 것을 특징으로 하는 반도체 소자의 구조.
- 제 1 항에 있어서, 상기 반도체 기판은 SIMOX(Separation by IMplanted OXygen)인 것을 특징으로 하는 반도체 소자의 구조.
- 제 1 항에 있어서, 상기 금속층은 텅스텐, 혹은 티타늄 등으로 이루어진 실리사이드층인 것을 특징으로 하는 반도체 소자의 구조.
- 반도체 소자의 제조방법에 있어서, 제 1 절연막과 박막의 단결정 실리콘층이 구비되어진 반도체 기판을 마련하는 단계; 상기 반도체 기판 상에 제 2 절연막을 증착하는 단계; 상기 제 2 절연막과 반도체 기판 내의 소정영역에 소오스/드레인을 형성하는 단계; 상기 소오스/드레인 사이의 제 2 절연막 내에 고농도로 도핑된 폴리실리콘을 이온주입하여 게이트를 형성하는 단계; 상기 소오스/드레인 측면에 격리막을 형성하는 단계; 및, 상기 소오스 및, 드레인 표면에 금속층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 소오스/드레인 형성단계는 상기 제 2 절연막 상의 소정부에 소오스/드레인 영역을 패터닝할 후, 상기 제 1 절연막 하단면선을 타켓으로 식각공정으로 트렌치를 하는 단계; 상기 반도체 기판 전면에 고농도로 도핑된 실리콘 에피층을 증착하는 단계; 및, 상기 실리콘 에피층을 패터닝한 후, 식각공정을 실시하여 소오스/드레인인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 격리막을 형성하는 단계는 상기 박막의 단결정 실리콘층에 산소(O2)를 이온 주입하여 실리콘 산화막(SiO2)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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