KR20050011502A - 부분 공핍형 ｓｏｉ 모스 트랜지스터 및 그 제조 방법 - Google Patents

부분 공핍형 ｓｏｉ 모스 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 부분 공핍형 SOI 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 SOI 구조의 기판 내에 매몰 절연막과 수직으로 연결되는 소자 분리막을 형성하고, SOI 기판의 바디층 위에 패드 절연막 및 하드 마스크막을 순차적으로 형성하고, 하드 마스크막 및 패드 절연막을 패터닝하고 바디층을 소정 깊이로 식각하여 트렌치를 형성하고, 하드 마스크막을 제거하고 트렌치 내측면과 바닥에 게이트 절연막을 형성하고, 트렌치의 게이트 절연막 상부에 게이트 전극을 형성하고, 게이트 전극 에지부터 트렌치 모서리를 통해 바디층 표면까지 이어지는 LDD 영역을 형성한 후에, 매몰 절연막과 바디층 사이의 LDD 영역 하부에 소오스/드레인 영역을 형성한다. 그러므로, 본 발명은 SOI 기판에 트렌치를 식각하되, 매몰 절연막에 대해 소정의 채널 높이 이격되도록 하고 그 트렌치 상부에 게이트 전극을 형성함으로써 게이트 전극 아래의 채널이 얇으며 LDD 영역과 소오스/드레인 영역이 매몰 절연막과 맞닿아 있기 때문에 플로팅 바디 효과가 최소화된다.

Description

부분 공핍형 ＳＯＩ 모스 트랜지스터 및 그 제조 방법{PDSOI TYPE MOS TRANSISTOR AND MANUFACTURING METHOD THE SAME}
본 발명은 반도체 소자의 모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 높은 속도와 저전압을 요구하는 반도체 제품에 사용되는 부분 공핍(Partially Depleted)형 SOI(Silicon On Insulator) 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 기판의 모든 부분이 같은 재질로 되어 있는 통상적인 벌크(bulk) 실리콘과는 달리, SOI는 단결정 실리콘 기판 내부에 매몰된절연막(burried insulated layer)이 존재하게 되어 동작 속도가 빠르고 높은 집적도를 얻을 수 있는 이점이 있다. 이와 같은 SOI 기판 상에 모스(MOS: Metal Oxide Silicon) 트랜지스터가 제작되는 경우, 소자 분리막과 연결되는 매몰 절연막에 의해 모스 트랜지스터의 바디 영역(body region)은 고립된 형태 형태를 가지게 된다.
한편 SOI 기판에 형성되는 모스 트랜지스터는 단결정 실리콘 기판의 두께에 따라 완전 공핍(Fully Depleted) SOI 트랜지스터와 부분 공핍 SOI 트랜지스터로 구분된다.
도 1은 완전 공핍형 SOI 모스 트랜지스터 구조의 예를 나타낸 수직 단면도이다. 도 1을 참조하면 완전 공핍형 SOI 모스 트랜지스터는 SOI 구조의 실리콘 기판(미도시됨)의 매몰 절연막(2) 상부에 P 웰(well)인 바디층(4)이 형성되어 있으며 바디층(4) 상부에 게이트 절연막(6) 및 게이트 전극(8)이 순차 적층되어 있으며 게이트 전극(6)의 측벽에 절연 물질의 스페이서(12)가 형성되어 있으며 게이트 전극(6) 에지 양쪽 바디층(4)내에 저농도로 불순물(N-)이 주입된 LDD 영역(10)이 형성되어 있으며 스페이서(12) 에지 양쪽 바디층(4)내에 고농도로 불순물(N+)이 주입된 소오스/드레인 영역(14)이 형성되어 있다.
이와 같은 완전 공핍형 SOI 모스 트랜지스터는 실리콘 기판 하부에서 인가해주는 백 바이어스 전압(back bias voltage)이 없을 경우 단결정 실리콘 기판의 두께가 채널의 최대 공핍 두께보다 작은 트랜지스터이다.
도 2는 부분 공핍형 SOI 모스 트랜지스터 구조의 예를 나타낸 수직 단면도이다. 도 2를 참조하면 부분 공핍형 SOI 모스 트랜지스터는 SOI 구조의 실리콘 기판(미도시됨)의 매몰 절연막(20) 상부에 P 웰인 바디층(22)이 형성되어 있으며 바디층(22) 상부에 게이트 절연막(24) 및 게이트 전극(26)이 순차 적층되어 있으며 게이트 전극(26)의 측벽에 절연 물질의 스페이서(30)가 형성되어 있으며 게이트 전극(26) 에지 양쪽 바디층(22)내에 저농도로 불순물(N-)이 주입된 LDD 영역(28)이 형성되어 있으며 스페이서(30) 에지 양쪽 바디층(22)내에 고농도로 불순물(N+)이 주입된 소오스/드레인 영역(32)이 형성되어 있다.
이와 같은 완전 공핍형 SOI 모스 트랜지스터는 실리콘 기판 하부에서 인가해주는 백 바이어스 전압이 없을 경우 단결정 실리콘 박막의 두께가 채널의 최대 공핍 두께보다 큰 트랜지스터이다.
그런데 부분 공핍형 SOI 모스 트랜지스터의 경우 플로팅 바디 효과(floating body effect) 때문에 문턱전압이 감소하고 드레인 전류와 차단 전류가 증가되며 킨크 효과(kink effect) 등이 발생하게 된다. 부분 공핍 SOI 트랜지스터에서 플로팅 바디 효과는 드레인 영역 근처에서 전자의 임팩트 이온화(impact ionization)에 의해 생성된 정공(hole)들이 바디가 플로팅되어 있어 빠져나가지 못하고 바디층에 축적되게 되며 축적된 정공들이 바디 포텐셜을 증가시켜 소오스와 바디층 사이의 포텐셜 장벽을 낮추게 되어 트랜지스터의 문턱 전압을 낮추고 드레인 전류를 증가시키게 되는 것이다. 만약 축적된 정공들에 의한 바디 포텐셜이 0.6V 이상으로 증가하는 경우 소오스-바디층-드레인으로 만들어지는 기생 바이폴라 트랜지스터가 턴온되어 브레이크 다운(break down)된다. 또한 축적된 정공들은 특정 동작 전류가 흐를 때 트렌치스터의 작동 전류 일부를 구성하는 전자와 결합하는 경우에는 누설 전류가 되면서 회로 동작상의 오류를 일으키는 원인이 된다.
이러한 플로팅 바디 효과를 제거하기 위해서 종래에는 다음과 같은 방법이 제안되었다.
첫 번째로 바디 콘택(body contact)을 형성하고 이를 접지(ground)함으로써 플로팅 바디 효과를 제거하는 것이다. 하지만 바디 콘택을 사용하면 SOI 모스 트랜지스터가 가지는 장점인 노 바디 효과(no body effect)를 사용할 수 없기 때문에 수행 능력이 떨어지게 된다. 즉 바디 콘택을 사용할 경우 바디쪽 포텐셜이 0V로 유지되게 되어 소오스쪽 전압이 증가하면 소오스와 바디에 역방향 바이어스가 인가되어 문턱 전압이 증가하면서 드레인 전류가 감소하게 되어 결국 수행 능력이 떨어지게 된다. 또한 바디 콘택을 형성하기 위한 별도의 영역이 필요하기 때문에 트랜지스터의 크기가 커지는 문제점이 있다.
두 번째는 소오스와 드레인 영역에 반송자 라이프타임 킬러(lifetime killer)로서 포인트 결함(point defect)을 형성시켜 주는 방법으로 주로 아르곤(Ar) 또는 저머늄(Ge) 이온을 주입시키는데 이 경우 기판 표면에 이온 주입에 의해 손상이 발생하게 된다.
세 번째는 내로우 밴드갭 소오스(narrow bandgap source)를 소오스/드레인 영역에 형성시키는 방법으로 대개 실리콘저머늄(SiGe) 애피택시(epitaxy) 공정을 사용하는데 이 애피택시 공정은 다소 까다로운 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 SOI기판을 트렌치로 식각하고 그 트렌치에 게이트 전극을 형성함으로써 게이트 전극 아래의 채널 높이를 낮추어 플로팅 바디 효과를 최소화할 수 있는 부분 공핍형 SOI 모스 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판내에 매몰 절연막을 갖는 SOI 구조의 모스 트랜지스터에 있어서, 반도체 기판에 매몰 절연막과 수직으로 연결되는 소자 분리막과, 소자 분리막과 매몰 절연막으로 둘러쌓인 반도체 기판의 바디층내 트렌치 상부에 순차적으로 형성된 게이트 절연막 및 게이트 전극과, 게이트 전극과 트렌치 내측벽 사이에 형성된 스페이서와, 게이트 전극 에지부터 트렌치 모서리를 통해 바디층 표면까지 이어지는 LDD 영역과, 매몰 절연막과 바디층 표면 사이의 LDD 영역 하부에 형성된 소오스/드레인 영역을 포함한다.
상기 목적을 달성하기 위하여 본 발명의 방법은 반도체 기판내에 매몰 절연막을 갖는 SOI 구조의 모스 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 내에 매몰 절연막과 수직으로 연결되는 소자 분리막을 형성하고, 매몰 절연막과 소자 분리막으로 둘러쌓인 기판의 바디층 위에 패드 절연막 및 하드 마스크막을 순차적으로 형성하는 단계와, 하드 마스크막 및 패드 절연막을 패터닝하고 바디층을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 하드 마스크막을 제거하고 트렌치 내측면과 바닥에 게이트 절연막을 형성하는 단계와, 트렌치의 게이트 절연막 상부에 게이트 전극을 형성하는 단계와, 게이트 전극 에지부터 트렌치 모서리를 통해 바디층 표면까지 이어지는 LDD 영역을 형성하는 단계와, 매몰 절연막과 바디층 사이의 LDD 영역 하부에 소오스/드레인 영역을 형성하는 단계를 포함한다.
도 1은 완전 공핍형 SOI 모스 트랜지스터 구조의 예를 나타낸 수직 단면도,
도 2는 부분 공핍형 SOI 모스 트랜지스터 구조의 예를 나타낸 수직 단면도,
도 3은 본 발명에 따른 부분 공핍형 SOI 모스 트랜지스터 구조의 예를 나타낸 수직 단면도,
도 4a 내지 도 4e는 본 발명에 따른 부분 공핍형 SOI 모스 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3은 본 발명에 따른 부분 공핍형 SOI 모스 트랜지스터 구조를 나타낸 수직 단면도이다. 도 3을 참조하면 부분 공핍형 SOI 모스 트랜지스터는 SOI 구조의 실리콘 기판(100)의 매몰 절연막(104) 상부에 P 웰(well)인 바디층(102)이 형성되어 있으며 매몰 절연막(104)과 수직으로 연결되는 소자 분리막(106)이 형성되어 있어 바디층(102)은 하부의 매몰 절연막(104)과 측면의 소자 분리막(106)에 의해 전기적으로 완전히 격리된 상태를 이룬다. 그리고 소자 분리막(106)과 매몰 절연막(104)으로 둘러쌓인 바디층(102)내 트렌치 상부에 게이트 절연막(114) 및 게이트 전극(116)이 순차적으로 형성되어 있으며 게이트 전극(116)과 트렌치 내측벽 사이에 스페이서(122)가 형성되어 있다. 또한 게이트 전극(116) 에지부터 트렌치 모서리를 통해 바디층(102) 표면까지 이어지며 저농도 불순물(예컨대 N-형 불순물)이 주입된 LDD 영역(120)과, 매몰 절연막(106)과 바디층(102) 표면 사이의 LDD 영역(120) 하부에 고농도 불순물(예컨대 N+ 불순물)이 주입된 소오스/드레인 영역(124)이 형성되어 있다.
본 발명의 부분 공핍형 SOI 모스 트랜지스터에 있어서, 게이트 절연막(114)은 트렌치 바닥 및 트렌치 내측벽에 함께 형성되어 있다. 그리고 본 발명의 트랜지스터는 게이트 전극(116)과 스페이서(122) 사이에 형성된 버퍼 절연막(118)과, 게이트 전극(116) 표면과 LDD 영역(120) 표면에 형성된 실리사이드(126)를 더 포함한다.
이러한 구성을 갖는 본 발명은 매몰 절연막(104) 표면에 대해 소정 높이 이격된 바디층(102)의 트렌치에 게이트 절연막(114) 및 게이트 전극(116)이 형성되어 있어 채널이 얇게 형성되고, 게이트 전극(116) 에지의 LDD 영역(120)이 매몰 절연막(104)과 맞닿아 있으며 그 측면에 역시 소오스/드레인 영역(124)이 매몰 절연막(104)과 맞닿아 있어 마치 완전 공핍형 SOI 구조를 갖고 있기 때문에 부분 공핍형 SOI 모스 트랜지스터의 플로팅 바디 효과를 최소화할 수 있다.
도 4a 내지 도 4e는 본 발명에 따른 부분 공핍형 SOI 모스 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 본 발명의 부분 공핍형 SOI 모스 트랜지스터 제조 공정은 다음과 같다.
우선 도 4a에 도시된 바와 같이, 반도체 기판(100)으로서, SOI 실리콘 기판 내에 STI(Shallow Trench Isolation) 공정으로 매몰 절연막(104)과 수직으로 연결되는 소자 분리막(106)을 형성한다. 그리고 매몰 절연막(104)과 소자 분리막(106)으로 둘러쌓인 기판의 P웰인 바디층(102) 위에 패드 절연막(108)으로서 실리콘 산화막(SiO2)을 얇게 증착하고 그 위에 하드 마스크(hard mask)막(110)으로서 실리콘 질화막(Si3N4)을 두껍게 증착한다.
그 다음 도 4b에 도시된 바와 같이, 사진 및 식각 공정을 진행하여 하드 마스크막(110) 및 패드 절연막(108)을 패터닝하고 바디층(102)을 소정 깊이로 식각하여 트렌치(112)를 형성한다. 이때, 트렌치(112)는 매몰 절연막(104) 표면과 소정 높이 이격된 기판의 바디층(102)내에 위치한다. 바람직하게, 트렌치(112) 아래 남아 있는 바디층(102)의 두께는 100Å∼500Å으로 한다.
이어서 하드 마스크막(110)을 제거하고 도 4c에 도시된 바와 같이, 트렌치 내측면과 바닥에 게이트 절연막(114)으로서 실리콘 산화막을 얇게 형성한다. 그리고 트렌치의 게이트 절연막(114) 상부에 도전 물질로서 도프트 폴리실리콘을 증착하고 이를 패터닝하여 부분 공핍형 SOI 모스 트랜지스터의 게이트 전극(116)을 형성한다.
그 다음 도 4d에 도시된 바와 같이, LDD 이온 주입 공정을 실시하여 게이트 전극(116) 에지부터 트렌치 모서리를 통해 바디층(102) 표면까지 이어지며 저농도 불순물(예컨대 N- 불순물)이 주입된 LDD 영역(120)을 형성한다. LDD 영역(120)을 형성한 후에, 게이트 전극(116) 상측면에 버퍼 절연막(118)으로서 실리콘 산화막을 증착한다.
도 4e에 도시된 바와 같이, 게이트 전극(116) 측면의 버퍼 절연막(118)과 트렌치 내측벽 사이에 절연 물질로 이루어진 스페이서(122)를 형성한다. 그리고 소오스/드레인 이온 주입 공정을 실시하여 매몰 절연막(104)과 바디층(102) 사이의 LDD 영역(120) 하부에 고농도 불순물(예컨대 N+ 불순물)이 주입된 소오스/드레인 영역(124)을 형성한다. 그리고나서 실리사이드 공정을 진행하여 게이트 전극(116)의 표면과 LDD 영역(120) 표면에 실리사이드(126)를 형성하여 본 발명에 따른 부분 공핍형 SOI 모스 트랜지스터를 완성한다.
이상 설명한 바와 같이, 본 발명은 SOI 기판에 트렌치를 식각하되, 매몰 절연막에 대해 소정의 채널 높이 이격되도록 하고 그 트렌치에 게이트 전극을 형성함으로써 게이트 전극 아래의 채널이 얇으며 LDD 영역과 소오스/드레인 영역이 매몰 절연막과 맞닿아 있기 때문에 완전 공핍형 구조와 유사한 부분 공핍형 SOI 모스 트랜지스터에 의해 플로팅 바디 효과가 최소화된다.
그러므로 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (10)

  1. 반도체 기판내에 매몰 절연막을 갖는 SOI 구조의 모스 트랜지스터에 있어서,
    상기 반도체 기판에 매몰 절연막과 수직으로 연결되는 소자 분리막과,
    상기 소자 분리막과 상기 매몰 절연막으로 둘러쌓인 반도체 기판의 바디층내 트렌치 상부에 순차적으로 형성된 게이트 절연막 및 게이트 전극과,
    상기 게이트 전극과 트렌치 내측벽 사이에 형성된 스페이서와,
    상기 게이트 전극 에지부터 상기 트렌치 모서리를 통해 상기 바디층 표면까지 이어지는 LDD 영역과,
    상기 매몰 절연막과 상기 바디층 표면 사이의 LDD 영역 하부에 형성된 소오스/드레인 영역
    을 포함하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 트렌치는 상기 매몰 절연막 표면과 소정 높이 이격된 반도체 기판의 바디층내에 형성되는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 게이트 절연막은 트렌치 바닥 및 트렌치 내측벽에도 함께 형성되는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터.
  4. 제 1항에 있어서,
    상기 게이트 전극과 상기 스페이서 사이에 형성된 버퍼 절연막을 더 포함하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터.
  5. 제 1항에 있어서,
    상기 게이트 전극 표면과 상기 LDD 영역 표면에 형성된 실리사이드를 더 포함하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터.
  6. 반도체 기판내에 매몰 절연막을 갖는 SOI 구조의 모스 트랜지스터를 제조하는 방법에 있어서,
    상기 반도체 기판 내에 상기 매몰 절연막과 수직으로 연결되는 소자 분리막을 형성하고, 상기 매몰 절연막과 상기 소자 분리막으로 둘러쌓인 기판의 바디층 위에 패드 절연막 및 하드 마스크막을 순차적으로 형성하는 단계와,
    상기 하드 마스크막 및 패드 절연막을 패터닝하고 상기 바디층을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,
    상기 하드 마스크막을 제거하고 상기 트렌치 내측면과 바닥에 게이트 절연막을 형성하는 단계와,
    상기 트렌치의 게이트 절연막 상부에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 에지부터 상기 트렌치 모서리를 통해 상기 바디층 표면까지 이어지는 LDD 영역을 형성하는 단계와,
    상기 매몰 절연막과 상기 바디층 사이의 LDD 영역 하부에 소오스/드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터의 제조 방법.
  7. 제 6항에 있어서,
    상기 트렌치는 상기 매몰 절연막 표면과 소정 높이 이격된 반도체 기판내에 위치하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터의 제조 방법.
  8. 제 6항에 있어서,
    상기 LDD 영역을 형성한 후에, 상기 게이트 전극 상측면에 버퍼 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터의 제조 방법.
  9. 제 6항 또는 제 8항에 있어서,
    상기 버퍼 절연막을 형성한 후에, 상기 게이트 전극 측면의 버퍼 절연막과 트렌치 내측면 사이에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터의 제조 방법.
  10. 제 6항에 있어서,
    상기 소오스/드레인 영역을 형성한 후에, 상기 게이트 전극 표면과 상기 LDD 영역 표면에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 부분 공핍형 SOI 모스 트랜지스터의 제조 방법.
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