KR100394543B1 - 에스오아이 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 몸체부 내에 형성된 얕은 트랜치에 의해 분리되는 몸체 콘택트를 포함하는 SOI 전계 효과 트랜지스터를 제공한다. 그에 따라, 게이트의 캐패시턴스와 지연이 증가되지 않는다. 또한, 본 발명은 처리 공정을 추가할 필요가 없는 상기 트랜지스터를 형성하는 방법을 제공한다.
Description
본 발명은 전반적으로 CMOS 실리콘-온-절연체(Silicon-On-Insulator:SOI) 기술에 관한 것으로, 보다 구체적으로는, 몸체 콘택트를 갖는 SOI FET에 관한 것이다. 또한, 그와 같은 트랜지스터를 형성하는 방법에 관한 것이다.
실리콘-온-절연체(SOI) 기술은 향후의 고성능 저전력 응용에 가장 적합하여 점점 주목을 받고 있다. 부분 공핍을 이용하는 SOI 기술은 완전 공핍 소자에 비해 제조가 용이하고, 임계 전압 제어가 보다 양호하며, 단채널 효과(short channel effect) 제어가 보다 강화되는 등의 각종 실용적 이점을 제공한다.
통상의 CMOS 벌크 프로세스(bulk process)에서는(도 1의 (a) ∼ 1의 (c) 참조), 게이트 축을 따라 연장되는 폴리실리콘 게이트(1)와 이 게이트의 좌우측에 있는 소스/드레인 확산 영역(2)에 의해서 트랜지스터가 형성된다. 게이트의 하부 영역(3)은 소자의 활성 영역으로서, n-FET 소자에 대해서는 p형이고 p-FET에 대해서는 n 형이다. 이하에서는, 소자의 특성을 설명하기 위해 n-FET를 예로 들었는데 극성과 도전형(conductivity type)만 반대로 하면 p-FET에도 적용할 수 있다.
게이트의 하부 영역은 소자의 몸체(3)라고도 한다. 소스와 드레인은 n형 확산으로서 p형의 몸체에 의해 분리된다. 게이트 상에 양의 전압을 인가하면 그 아래의 p형 실리콘은 n형으로 변환되어 소스와 드레인 사이에 얇은 채널을 형성함으로써 소스와 드레인 사이에 전류가 흐를 수 있다.
밀도를 증가시키고 래치업 효과(latchup effect)(기생 바이폴라 전류)를 방지하기 위해 인접하는 소자들은 트랜치 산화물(4)(실리콘 트랜치 분리(silicon trench isolation:STI))에 의해 분리된다.
CMOS 회로의 성능은 주로 소자의 최대 전류와 충전하여야 할 총 캐패시턴스에 따라 좌우된다. 전류는 많은 기술적 특성과 복잡하게 관계되는데, 제 1 근사법에 의하면 채널 길이와 문턱 전압 Vt가 주요 파라미터가 된다. 채널 길이는 소스와 드레인 간의 거리로서 정의되며, 채널 길이가 작을수록 전류는 증가한다. 문턱 전압은 채널을 구축하기 위해 게이트에 필요한 전압이다. 채널 길이는 물리적 속성을 가지는 반면, Vt는 게이트 산화물 두께, 도핑 농도, 몸체 전압과 같은 전기적 조건 등의 많은 개별 물리적 변수의 함수이다. 양의 몸체 전압은 문턱 전압을 낮춤으로써 소자가 더 일찍 스위칭할 수 있도록 하여 최대 전류를 증가시킨다. 소자는 더 빨리 스위칭하지만 누설량이 많아진다. 기능의 신뢰성을 보장하고 npnp 구조를 통하는 소자 간의 기생 바이폴라 전류(래치업 효과)를 억제하기 위해서, 소자의 몸체는 일반적으로 실리콘 웨이퍼의 후부를 통해서 또는 인접하는 몸체 콘택트에 의해서 접지에 연결된다.
배선과 소자의 캐패시턴스는 소자가 구동하여야 할 총 캐패시턴스의 일부가 된다. 소자 캐패시턴스는 주로 게이트와 몸체간 캐패시턴스(Cg), 게이트와 소스/드레인 중첩 캐패시턴스(Cgs, Cgd), 소스/드레인 확산 캐패시턴스(Cs, Cd)이다.
벌크(bulk) 기술과는 달리, SOI 기술은 지지 벌크 웨이퍼 상에 절연 재료(일반적으로, 실리콘 산화물)를 덮는 실리콘 층을 이용한다.
이에 따라, 매립 산화물 위의 상부 실리콘 층(소자 층)에 활성 영역이 존재한다. 소자 층 두께가 STI 산화물의 깊이보다 작기 때문에 두 개의 절연체는 서로 접촉한다. 이로 인해 격리된 소자가 형성되어, 웨이퍼의 후부를 통한 몸체로의 접속은 더 이상 존재하지 않는다. STI는 소자를 둘러싸는 벽처럼 기능하며, 매립된 산화물은 분리용 바닥이 된다.
각 소자의 몸체는 부동 상태에 있다. 소자 충돌 전리(impact ionization)에 의하여 전류가 몸체로 흐르는 동안 전류는 몸체를 충전시킨다. 전압 레벨은 소자의 히스토리, 즉, 얼마나 자주 스위칭되었고 구동하여야 할 총 캐패시턴스가 얼마인가에 좌우된다. 최소의 전압 레벨은 일반적으로 n형 소자에 있어서는 접지 전압이고, 최대의 전압 레벨은 소스/드레인 확산부의 순방향 다이오드 특성에 의해 제한되며 수백 밀리 볼트 정도의 값을 갖는다. 벌크 기술과 관련하여 전술한 바와 같이, 소자의 문턱 전압과 최대 전류는 몸체 전압의 함수이다. 평균적으로, 몸체는 보다 낮은 Vt로 인해 소자를 보다 신속하게 스위칭하도록 양의 전위를 가지며, 전류는 보다 신속하게 최대값에 도달하고 최대값은 더 높아진다. 전류가 소자를 통해 흐르는 동안, 보다 많은 전하가 몸체로 누설된다. 소자의 드레인 다이오드에서의 충돌 전리 때문에 전위는 증가하고 그에 따라 전류도 증가한다(킹크 효과(kink effect)). 이들 효과를 모두 합치면 대략적으로 추정컨대 약 (10＋x)%의 성능 개선이 얻어진다.
부정적인 효과로서는, Vt의 감소로 인한 누설 전류의 증가와 양의 바이어스, 즉, 몸체 전위에 의해 전기적으로 활성가능한 바이폴라 n-p-n 구조(소스-몸체-드레인)로 인해 누설 전류가 추가로 발생하는 점이다.
몸체 전위는 소자의 히스토리의 함수이므로, 시간이 감에 따라 특성이 바뀌고 특정 회로에 대한 지연은 더 이상 고정되지 않아서, 회로마다 최소/최대값을 지정할 수 있을 뿐이다. 그러나, 이로 인해 다음과 같은 많은 문제가 발생한다. 이러한 문제로서는, 아날로그 회로는 제어하기가 어렵고, 동적 로직은 경합 상태(race condition)와 증가되는 누설과 싸워야 하며, 최소/최대 지연 특성이 결정되어야 하고, 칩 집적은 모든 로직에 대한 최소/최대 지연 조합에 대해 최악의 시나리오를 고려하여야 하는 등이 있다. 정확한 타이밍이 중요하거나(동적 논리의 경합 상태) 또는 대칭 소자(캐시 어레이의 센스 증폭기)가 필요한 등의 경우에는, 트랜지스터상의 몸체 콘택트가 몸체 전위에 대한 제어를 제공한다.
또한, SOI는 소자의 캐패시턴스에도 영향을 미친다. 소스/드레인 확산부는소스/드레인 확산 캐패시턴스를 없애는 매립 산화물과 접촉하여 캐패시턴스를 거의 제로값으로 만든다. 회로가 긴 배선을 구동시켜야 하는 경우에는 총 캐패시턴스는 주로 (벌크 프로세스와 동일한) 배선 캐패시턴스이다. 확산에 기여하는 것은 상당히 작아 전체적으로 보면 거의 변화가 없다. 하지만, (멀티플랙서 또는 어레이의 비트 라인과 같은) 닷트-오아 상황(dotted-or situations)인 경우, 확산은 총 캐패시턴스에 상당한 기여를 한다. 확산 캐패시턴스를 줄이면, 어림잡아 평균하면 10%까지 향상시킬 수 있다.
전체적으로, 벌크 기술에 비해 SOI의 성능은 20% 향상되는 이점이 있다.
SOI 소자의 몸체는 매립 산화물과 얕은 트랜치 분리에 의해서 완전히 분리된다. 통상의 n-FET 소자에서는, 소스/드레인 확산부가 n형인 반면 몸체가 p형이기 때문에 몸체로 직접 액세스하는 일은 없다. 몸체로 액세스하도록 하기 위해서는, 표면으로부터 접촉가능하도록 p형 영역을 추가로 제공하여야 한다.
본 기술 분야에서는 몸체 콘택트를 갖는 SOI 트랜지스터를 제공하는 것과 관련하여 여러 방법이 제안되어 있다. 휴(Hu) 등에 부여된 미국 특허 5,489,792 호에서는, 향상된 전기적 특성을 갖는 SOI MOSFET가 제안되어 있고, 이 MOSFET는 충돌 전리에 의해 발생된 전류 캐리어의 수집과 제거가 용이하도록 소스 영역의 하부 또는 드레인 영역의 하부에 낮은 장벽의 몸체 콘택트를 갖는다.
브로너(Bronner) 등에 부여된 미국 특허 5,606,188 호에서는, SOI 층과 실리콘 기판 간에 직접적인 몸체 콘택트를 가지며, 이 직접 몸체 콘택트 전체로 확장하는 SOI 구조의 표면 상에 위치한 필드 실드 분리(field-shield isolation)를 갖는다.
베이어(Beyer) 등에 부여된 미국 특허 5,729,039 호에서는, 게이트까지 확장시켜 형성한 자기 정렬 몸체 콘택트를 가짐으로써 면적 증가를 최소화하고 소스를 몸체에 연결할 필요가 없도록 몸체 콘택트를 형성한 SOI 트랜지스터가 개시되어 있다.
앞서 언급한 바와 같이, 동적 부동(floating) 몸체 효과는 상당한 문제를 야기시켰다. 소자(예를 들어, SRAM 센스 증폭기) 간의 문턱 전압에 불일치가 있거나 히스토리(history)에 따라 달라지는 지연을 허용할 수 없는 상황에서, 몸체 전압을 제어할 필요가 제기된다.
휴스톤(Houston) 등에게 부여된 미국 특허 5,185,280 호에는, 몸체 대 소스(body-to-source : BTS) 콘택트 혹은 일반적 몸체 콘택트를 갖거나 가지지 않는 드레인 및 소스의 확장된 드레인 및 소스 부분 중의 하나 혹은 모두의 아랫 부분에 하부의 몸체와 동일한 도전형의 주입 영역을 갖는 SOI MOS 트랜지스터가 개시되어 있다. 이렇게 배열하면 부동 몸체 효과는 최소화된다고 한다. 일 실시예는 트랜지스터의 가장자리까지 접촉함으로써 몸체 전압을 제어하는 방법이다. 몸체는 트랜지스터의 가장자리에서 길게 연장되어 콘택트는 이 몸체에 형성된다. 이에 따라, T형상의 폴리실리콘은 p형 영역과 n형 소스/드레인 영역 간의 절연체로서 기능한다.
그러나, 이러한 T형상으로 인해, 게이트 캐패시턴스는 약 20%만큼 증가하는데(소형의 소자에서는 이 값이 더 커짐), 왜냐하면 이것은 기생적인 부가 영역이되고, 이에 따라 캐패시턴스는 증가하고 트랜지스터를 둔화(slowdown)시킴으로써, 약 20%의 성능 저하를 가져 온다.
예로서, 표 1은 게이트 캐패시턴스와 18/9 μm CMOS 인버터(부동 몸체)의 지연량을 나타낸 것으로, 여기서 RF는 하강 출력에 대한 지연 상승 입력을 나타내며, FR은 상승 출력에 대한 지연 하강 입력을 나타낸다.
| 몸체 접촉 없음 | 몸체 접촉 있음 | 차분 | |
| 게이트 커패시턴스 | 41.7 fF | 49.4 fF | 18.5 % |
| 지연 RF | 38.2 ps | 45.7 ps | 19.6 % |
| 지연 FR | 42.6 ps | 46.6 ps | 9.4 % |
| 총 지연 | 80.8 ps | 92.3 ps | 15.4 % |
fF : 10-15패러드 ps : 10-12초
따라서, 본 발명의 목적은 캐패시턴스와 지연을 전혀 증가시키지 않고도 SOI CMOS 소자에 대한 몸체 콘택트를 제공하는 데에 있다.
본 발명의 다른 목적은 소자의 폭에 대해 자기 정렬되는 몸체 콘택트를 제공하는 데에 있다.
본 발명의 또 다른 목적은 공정 단계를 추가로 도입할 필요없이 몸체 콘택트를 만드는 방법을 제공하는 데에 있다.
상기의 목적과 그 밖의 다른 목적은 특허 청구항 3에 따른 트랜지스터의 제조 방법에 의해서 달성된다.
그밖에 장점을 갖는 다른 실시예는 종속항들에서 제시되어 있다.
T 형상이 공정을 견디려면 확산 영역에 중첩하여야 하기 때문에, T 형상의 레일부터 인접 형상과의 거리는 최소로 될 필요가 있다(폴리실리콘 대 폴리실리콘과 폴리실리콘 대 확산부). 이를 통해서, 본 발명에서는 레일 및 그것과의 중첩 면적을 줄임으로써 밀도를 보다 높일 수 있다. 게다가, T 형상을 사용해도 소자 면적이 넓어지지 않고 레이아웃 설계의 조정 노력이 최소화되기 때문에, 종래의 벌크 공정을 약간만 수정하면 SOI를 용이하게 설계할 수 있다.
도 1의 (a)는 CMOS 벌크 기술로 제조된 종래의 n-FET를 개략적으로 도시한 도면,
도 1의 (b)는 도 1의 (a)의 선 B-B를 따라 본 도면,
도 1의 (c)는 도 1의 (a)의 선 C-C를 따라 본 도면,
도 2의 (a)는 종래 기술에 따라 몸체 콘택트를 갖는 CMOS SOI 기술로 제조된 n-FET를 개략적으로 도시한 도면,
도 2의 (b)는 도 2의 (a)의 선 B-B를 따라 본 도면,
도 2의 (c)는 도 2의 (a)의 선 C-C를 따라 본 도면,
도 3의 (a)는 본 발명에 따른 CMOS SOI 기술로 제조된 n-FET를 개략적으로 도시한 도면,
도 3의 (b)는 도 3의 (a)의 선 B-B를 따라 본 도면,
도 3의 (c)는 도 3의 (a)의 선 C-C를 따라 본 도면,
도 4a∼4f는 본 발명에 따라 자기 정렬된 분리 트랜치를 제조하는 방법 단계를 개략적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
8 : 매립 산화물 층 9, 14 : 트랜치
15 : 실리콘 층 16 : 산화물 층
18 : 포토레지스트 층 20 : 절연 재료
21 : 기판
다음에 도 2를 참조하면, 종래 기술에 따라 몸체 콘택트를 갖는 CMOS SOI 기술로 제조된 n-FET가 도시되어 있다. 전통적인 CMOS 벌크 기술에서는, 트랜지스터의 몸체(또는 몸체 영역)는 웨이퍼의 후부를 통해서 또는 인접하는 몸체 콘택트에 의해서 접촉되는 반면, SOI 소자(7)의 몸체(6)는 매립 산화물(8)과 얕은 트랜치 분리부(shallow trench isolation:STI)(9)에 의해 완전히 격리된다. 도시한 n-FET에서는, 소스/드레인 확산부(10)는 n형이지만 몸체(6)는 p형이기 때문에 몸체(6)로는 직접 액세스하지 않는다. 마찬가지로, n형 영역 및 p형 영역이 반전되어 있는 p-FET 소자에 대해서도 위의 설명이 유효하다. 몸체로 액세스하도록 하기 위해서는, 표면으로부터 접촉가능하도록 p형 영역(11)을 추가로 제공하여야 한다. 단락 회로가 되는 것을 방지하기 위해서, T 형상의 폴리실리콘(12)은 p형 영역(11)과 n형의 소스/드레인 영역(10) 간의 절연체로서 기능하는 것으로, 즉, 살리사이드(salicided) 확산 표면(13)을 분리한다. T 형상은 전체적으로 단일 재료로 만들어지며, 바람직하게는 폴리실리콘으로 만들어지는 것에 주목하여야 한다. 이러한 T 형상은 트랜지스터의 확산부와 다른 평면에 있기 때문에(도 2의 (b) 및 도 2의 (c) 참조), 이들 두 개의 평면은 서로에 대해서 이동할 수 있고, 그에 따라 불필요하고 반갑지 않은 공차(tolerance)가 생길 가능성이 있다.
도 3을 참조하면, 본 발명은 T 형상(9)으로 소스/드레인 영역(10)과 몸체 콘택트(11)를 분리하지 않고 (매립 산화물이 접촉되지 않도록 소정의 두께를 갖는) 제 2 얕은 트랜치 분리부(몸체 분리 트랜치)(14)를 제안한다. 이러한 얕은 산화물은 노출된 확산 영역 내에서 살리사이드가 발생하지 않도록 함으로써 소스/드레인 영역과 몸체 콘택트를 분리시킨다. 이 제 2 트랜치는 표면으로부터 몸체로의 전기적 접촉이 양호하도록 가능한 한 얕게 형성하여야 함을 주목하여야 한다. 그 최소 깊이는 주로 공차와 STI 산화물이 생성된 다음의 연마 공정 단계의 균일성에 따라 결정된다. 일반적으로, STI(14)의 깊이는 활성 Si 두께(도 3의 (c)에서 "x")보다도 훨씬 작다.
도 2 및 도 3을 살펴보면, 기능적으로, 도 2의 T 형상의 레일이 폴리실리콘 평면으로부터 트랜지스터의 산화물 트랜치 평면으로 이동된 것을 알 수 있다. 이에 따라, 두 개의 평면 간의 마스크 정렬 공차는 FET의 전기적으로 중요한 채널 폭 공차(도 3의 (a) 및 도 3의 (c)와 도 2의 (a) 및 도 2의 (c)에서 "W")에 더 이상 기여할 수가 없다.
확장된 게이트가 없기 때문에, 게이트의 캐패시턴스 또한 증가하지 않으며, 따라서 지연이 증가하거나 성능이 저하되지도 않는다.
당업자라면 분리 트랜치를 제조하는 데에 여러가지 방법을 생각할 수 있다. 그러나, FET의 STI 트랜치(9)와 비교했을 때, 분리 트랜치(14)가 자기 정렬된 경우 특별한 이점이 얻어진다. 그와 같이 자기 정렬된 분리 트랜치를 제조하는 하나의 유용한 방법이 도 4a∼4f에 도시되어 있다.
먼저, 매립 산화물(8)이 기판(21) 상에 형성된다. 이러한 형성 과정에서 포토리쏘그라피 공정 단계는 전혀 필요하지 않으며, 다만 산소를 원(blank) 실리콘 웨이퍼 내에 이온 주입한 다음, 어닐링 공정을 적절히 수행하면 되고, 이온 주입과 어닐링 공정에 대해서는 더 이상 상세히 설명하지 않겠다. 산소는 표면 아래로 깊게 주입되어 표면 아래 층을 형성한다. 이러한 공정 단계를 통해서, 실리콘 웨이퍼의 상부는 하부의 기판(21)으로부터 전기적으로 격리된다. 실리콘(15)은 n-FET와 p-FET 소자에 대한 활성층이 된다.
다음에 실리콘 표면은 산화물(SiO2)(16)로 덮인다. 그런 후, 포토리쏘그라피 기법을 사용하여 STI 마스크 패턴(17)을 대고 산화물 층(16)과 실리콘 층(15)의 계면까지 산화물 층(16)을 에칭한다. 이 단계와 후속하는 공정 단계에서는, 측면보다는 주로 깊이로 에칭하도록 반응성 이온 에칭 기법을 사용한다고 본다.
그 후, 웨이퍼는 포토레지스트 층(18)으로 덮인다. (적절한 패터닝 공정 이후에) 층(18)은 STI 트랜치(도 4d에서 참조 부호(9))가 에칭되는 동안 몸체 분리 영역(도 3에서 참조 부호(14))을 보호한다. 이러한 목적으로 사용되는 패턴은 (도 4 a에서 STIBO(Shallow Trench Isolation Block Out) 패턴(19)으로서 나타낸 바와 같은) 분리 트랜치를 위한 블록아웃 마스크 패턴(blockout mask pattern)이다. 포토리쏘그라피 기법에 의해서, 이러한 패턴은 포토레지스트 층(18)으로 옮겨짐으로써 STIBO 영역 외부의 포토레지스트 층(18)은 제거되고 이 영역 내부의 층(18)만 남게 된다.
다음에, 실리콘은 공격하지만 산화물은 공격하지 않는 기법과 STIBO 영역을 덮는 포토레지스트를 사용하여 STI 트랜치(9)는 거의 매립 산화물(8)까지 하향 에칭된다. 그 후, 포토레지스트 층(18)은 하부의 층에 영향을 주지 않으면서 제거된다.
그런 다음, 웨이퍼는 STI 트랜치(9)에 실시했던 것과 유사한 방법으로 몸체 분리 트랜치(14)가 원하는 깊이만큼 하향 에칭되도록 준비된다. 이와 동시에 STI 트랜치(9)는 매립 산화물(도 4e에서 참조 부호(8))에 도달할 정도로 깊게 에칭된다. 다음의 처리 공정에서는 실리콘을 침범하지 않으면서 산화물 층(16)을 제거한다.
그 후, 웨이퍼는 몸체 분리 트랜치(14)와 STI 트랜치(9) 모두를 충진하는 SIO2(20) 등의 몇몇 재료로 덮인다. 다음에는 화학 기계적 연마 공정으로, SIO2는 몸체 분리 트랜치 및 STI 트랜치를 제외하고 실리콘 표면으로부터 제거된다. 이에 대해서는 도 4f에 도시되어 있다.
이후부터는, 트랜지스터를 완성하기 위해 표준 FET 처리가 계속된다.
전술한 기법에 의해서, 몸체 분리 트랜치 및 STI 트랜치는 모두 층(16)을 패터닝한 동일 마스크에 의해 규정되기 때문에 서로 자기 정렬된다.
층(16, 18)의 재료는 반드시 SIO2와 포토레지스트로 할 필요는 없다. 전술한 바와 같이, 에칭 기법과 선택적 에칭 차단 기법만을 이들 재료에 적용할 수 있어야 한다.
새로운 분리 트랜치의 특징은 얕은 트랜치 분리부에 대한 패턴을 규정하는 포토리쏘그라피 마스크에 엄밀하지 않아도 되는(uncritical) 블록아웃 마스크를 적용하고, 2단계의 STI 에칭을 수행함으로써 구현할 수 있다. 더 이상의 부가적인 공정 단계는 필요하지 않다.
그러므로, 본 발명은 게이트의 캐패시턴스를 증가시키지 않고 그에 따라 지연과 성능 저하를 증가시키지 않으면서 CMOS SOI 트랜지스터에 대한 몸체 콘택트를 제공할 수 있다.
본 발명은 각종 SOI, 예를 들어, SOS와 같은 헤테로에피택시(heteroepitaxy), 빔 또는 레이저식 재결정(beam and laser recrystallization), 에피택셜 횡방향 오버그로스(epitaxial lateral overgrowth), 횡방향 고체상 에피택시(lateral solid phase epitaxy), 폴리실리콘, 본드 및 에치백(bond and etchback), 단일 실리콘 분리(single silicon isolation)에 적용할 수 있음을 주목하여야 한다. 또한, 본 발명은 절연체 상의 다른 반도체 재료에 대해서도 적용할 수 있다.
따라서, 본 발명에 따르면, 게이트의 캐패시턴스를 증가시키지 않고 지연 및성능 저하를 증가시키지 않으면서 CMOS SOI 트랜지스터에 대한 몸체 콘택트를 제공할 수 있다.
Claims (8)
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- 게이트 축을 따라 배치된 게이트에 의해 분리되는 소스 및 드레인과, 상기 게이트 하부에 배치된 몸체 영역, 및 몸체 콘택트를 포함하는 SOI 전계 효과 트랜지스터를 제조하는 방법에 있어서,상기 몸체 콘택트는 상기 트랜지스터의 몸체 분리 트랜치 영역에 위치하는 몸체 분리 트랜치에 의해 상기 게이트, 상기 소스 및 상기 드레인으로부터 분리되며,① 소정의 두께를 갖는 매립 절연층 위에 배치되고 상기 매립 절연층에 접촉하여 배치되는 소정의 두께를 갖는 소자 층을 포함하는 SOI 기판을 준비하는 단계와,② 상기 소자 층의 표면상에 트랜치 패턴 층을 증착하는 단계와,③ 얕은 분리 트랜치들 및 상기 몸체 분리 트랜치 영역을 덮는 얕은 트랜치 분리 패턴을 상기 패턴 층내로 에칭함으로써, 상기 얕은 트랜치 분리 패턴내에 상기 소자 층을 노출시키는 단계와,④ 상기 몸체 분리 트랜치 영역 위에 차단층을 증착하는 단계와,⑤ 상기 얕은 트랜치 분리 패턴내의 상기 소자 층을 상기 몸체 분리 트랜치의 몸체 분리 깊이와 실질적으로 동등한 깊이만큼 상기 소자 층 두께보다 작은 제 1 깊이까지 하향 에칭하는 단계와,⑥ 상기 차단층을 제거하고 상기 소자 층을 상기 얕은 분리 트랜치내의 상기 매립층까지 하향 에칭하고, 그에 따라, 상기 얕은 분리 트랜치의 에칭과 동시에, 도전성 경로가 상기 몸체 영역으로부터 상기 몸체 콘택트까지 상기 게이트 축을 따라 상기 소자 층내에서 연장되도록 상기 몸체 분리 영역을 상기 소자 층 두께보다 작은 상기 몸체 분리부 깊이까지 에칭하는 단계와,⑦ 상기 에칭 단계에서 형성된 트랜치들을 절연 재료로 충진하고, 그 결과로서 얻어지는 구조의 표면을 평탄화하는 단계와,⑧ 상기 트랜지스터를 완성하는 단계를 포함하는 것을 특징으로 하는 SOI 전계 효과 트랜지스터 제조 방법.
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- 제 3 항에 있어서,상기 에칭 공정은 반응성 이온 에칭법을 사용하여 수행되는 SOI 전계 효과 트랜지스터 제조 방법.
- 제 3 항 또는 제 5 항에 있어서,상기 절연 재료는 SIO2인 SOI 전계 효과 트랜지스터 제조 방법.
- 제 3 항 또는 제 5 항에 있어서,상기 평탄화 공정은 화학 기계적 연마법에 의해서 수행되는 SOI 전계 효과 트랜지스터 제조 방법.
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