JP2003008028A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000001052 transient effect Effects 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 239000013078 crystal Substances 0.000 claims abstract description 20
- 230000008878 coupling Effects 0.000 claims abstract description 17
- 238000010168 coupling process Methods 0.000 claims abstract description 17
- 238000005859 coupling reaction Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 19
- 230000007423 decrease Effects 0.000 description 17
- 230000006798 recombination Effects 0.000 description 13
- 238000005215 recombination Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 230000005669 field effect Effects 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 241000713385 Idiodes Species 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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Abstract
(57)【要約】
【課題】 電流駆動能力をいっそう向上させた部分空乏
型ＳＯＩ ＭＯＳＦＥＴを有する半導体装置を提供す
る。 【解決手段】 SOI MOSFET１０は、埋め込み酸化膜１１
上に形成されたシリコン単結晶を基体として構成され
る。例えばＰ型のボディー１２、チャネル部１３及びＮ
型のソース・ドレイン領域１４，１５が形成され、低濃
度Ｎ型のエクステンション領域１８、ゲート絶縁膜１６
を介してゲート電極１７、及びサイドウォール１９が形
成されている。ボディー１２との間の抵抗（ボディー抵
抗）Ｒｂを積極的に高めたボディー端子１０１を設け
て、ソース領域１４と電気的に繋げる。この構成によ
り、回路動作中において、ボディーの過渡的な容量性結
合を伴うＢＴＳ（Body-Tied-to-Source ）操作のSOI MO
SFETを実現する。
型ＳＯＩ ＭＯＳＦＥＴを有する半導体装置を提供す
る。 【解決手段】 SOI MOSFET１０は、埋め込み酸化膜１１
上に形成されたシリコン単結晶を基体として構成され
る。例えばＰ型のボディー１２、チャネル部１３及びＮ
型のソース・ドレイン領域１４，１５が形成され、低濃
度Ｎ型のエクステンション領域１８、ゲート絶縁膜１６
を介してゲート電極１７、及びサイドウォール１９が形
成されている。ボディー１２との間の抵抗（ボディー抵
抗）Ｒｂを積極的に高めたボディー端子１０１を設け
て、ソース領域１４と電気的に繋げる。この構成によ
り、回路動作中において、ボディーの過渡的な容量性結
合を伴うＢＴＳ（Body-Tied-to-Source ）操作のSOI MO
SFETを実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator）膜に形成されるトランジスタ素子に係
り、特にボディーが部分的にのみ空乏化する部分空乏型
素子の電流駆動能力を向上させる半導体装置に関する。
On Insulator）膜に形成されるトランジスタ素子に係
り、特にボディーが部分的にのみ空乏化する部分空乏型
素子の電流駆動能力を向上させる半導体装置に関する。
【０００２】
【従来の技術】ＳＯＩ ＭＯＳＦＥＴは、絶縁膜上に形
成されたシリコン単結晶にＭＯＳＦＥＴを構成するもの
であり、ソース・ドレインの接合容量が小さく抑えられ
る利点を有する。このため、通常のバルクシリコン基板
上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より
高速で動作する。また、低電圧電源でも高速に動作する
ため、低消費電力ＬＳＩへの応用が検討されている。
成されたシリコン単結晶にＭＯＳＦＥＴを構成するもの
であり、ソース・ドレインの接合容量が小さく抑えられ
る利点を有する。このため、通常のバルクシリコン基板
上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より
高速で動作する。また、低電圧電源でも高速に動作する
ため、低消費電力ＬＳＩへの応用が検討されている。
【０００３】シリコン単結晶中のボディー全領域が空乏
化するものを完全空乏型のＳＯＩＭＯＳＦＥＴ、ボディ
ーが部分的にのみ空乏化するものを部分空乏型のＳＯＩ
ＭＯＳＦＥＴとして区別される。本発明は部分空乏型Ｓ
ＯＩ ＭＯＳＦＥＴに関し、電流駆動能力を向上させる
技術について検討する。
化するものを完全空乏型のＳＯＩＭＯＳＦＥＴ、ボディ
ーが部分的にのみ空乏化するものを部分空乏型のＳＯＩ
ＭＯＳＦＥＴとして区別される。本発明は部分空乏型Ｓ
ＯＩ ＭＯＳＦＥＴに関し、電流駆動能力を向上させる
技術について検討する。
【０００４】図４は、一般的なＳＯＩ ＭＯＳＦＥＴの
構成を示す断面図である。埋め込み酸化膜と呼ばれるＳ
ｉＯ2膜上にシリコン単結晶が形成され、例えばＰ型の
ボディー及びＮ型のソース・ドレイン領域が形成されて
いる。ボディー上にゲート酸化膜を介してゲート電極が
構成されている。ゲート電極の両側にはソース・ドレイ
ン領域よりも低濃度のＮ型のエクステンション領域形成
後に設けられるサイドウォール（スペーサー）が形成さ
れている。
構成を示す断面図である。埋め込み酸化膜と呼ばれるＳ
ｉＯ2膜上にシリコン単結晶が形成され、例えばＰ型の
ボディー及びＮ型のソース・ドレイン領域が形成されて
いる。ボディー上にゲート酸化膜を介してゲート電極が
構成されている。ゲート電極の両側にはソース・ドレイ
ン領域よりも低濃度のＮ型のエクステンション領域形成
後に設けられるサイドウォール（スペーサー）が形成さ
れている。
【０００５】ＦＢ（Floating-Body ）操作の部分空乏型
ＳＯＩ ＭＯＳＦＥＴでは、ボディーが電気的に浮遊状
態にある。これにより、回路動作中での電流特性は、以
下に示す２つの理由により、定常状態のそれと異なる。
ＳＯＩ ＭＯＳＦＥＴでは、ボディーが電気的に浮遊状
態にある。これにより、回路動作中での電流特性は、以
下に示す２つの理由により、定常状態のそれと異なる。
【０００６】第１は、埋め込み酸化膜の低熱伝導率に由
来する自己発熱効果である。一般に回路動作中での自己
発熱効果は定常状態での同効果よりも程度が弱く、従っ
て実際の回路動作中での電流駆動能力はＤＣ測定結果か
ら見積もられるよりも高い（その差は回路の詳細に依存
する）。因みにこの効果は、ＦＢ（Floating-Body ）操
作以外の操作方法（例えば後述のＢＴＳ（Body-Tied-to
-Source ）操作）でも見られるＳＯＩデバイスに普遍的
なものである。
来する自己発熱効果である。一般に回路動作中での自己
発熱効果は定常状態での同効果よりも程度が弱く、従っ
て実際の回路動作中での電流駆動能力はＤＣ測定結果か
ら見積もられるよりも高い（その差は回路の詳細に依存
する）。因みにこの効果は、ＦＢ（Floating-Body ）操
作以外の操作方法（例えば後述のＢＴＳ（Body-Tied-to
-Source ）操作）でも見られるＳＯＩデバイスに普遍的
なものである。
【０００７】第２は、いわゆる基板浮遊効果である。定
常状態のボディー電位は、ボディーから流出する電流の
総和が０となる条件で定まる一方、回路動作中ではゲー
ト、ソース及びドレインの各ノードとボディーとの間の
過渡的な容量性結合を考慮してボディー電位を計算する
必要性が生じる。
常状態のボディー電位は、ボディーから流出する電流の
総和が０となる条件で定まる一方、回路動作中ではゲー
ト、ソース及びドレインの各ノードとボディーとの間の
過渡的な容量性結合を考慮してボディー電位を計算する
必要性が生じる。
【０００８】仮にオフ電流の定常値を考えるならば、オ
フ・バイアス（ゲート電圧Ｖｇｓ＝０、かつドレイン電
圧Ｖｄｓ＝ＶＤＤ（電源電圧））での定常状態のボディ
ー電位が問題となり、また、回路動作中での実効的な電
流特性を考えるなら、その際の過渡状態のボディー電位
が問題となる。これにつき、ＦＢ（Floating-Body ）操
作のＳＯＩ ＭＯＳＦＥＴに特徴的な、定常状態におけ
るキャリア生成による寄生バイポーラ動作について以下
に説明する。
フ・バイアス（ゲート電圧Ｖｇｓ＝０、かつドレイン電
圧Ｖｄｓ＝ＶＤＤ（電源電圧））での定常状態のボディ
ー電位が問題となり、また、回路動作中での実効的な電
流特性を考えるなら、その際の過渡状態のボディー電位
が問題となる。これにつき、ＦＢ（Floating-Body ）操
作のＳＯＩ ＭＯＳＦＥＴに特徴的な、定常状態におけ
るキャリア生成による寄生バイポーラ動作について以下
に説明する。
【０００９】通常のバルクＭＯＳＦＥＴでは、基板電位
がウェル・コンタクトを介して電源線電位に固定されて
いる。ウェル・コンタクトを貫通する基板電流はドレイ
ン，基板間に印加される電位差によって生じる同接合部
でのキャリア生成電流（電源電圧やオフ電流の設定によ
ってはインパクト・イオン化の電流も寄与する）であ
る。
がウェル・コンタクトを介して電源線電位に固定されて
いる。ウェル・コンタクトを貫通する基板電流はドレイ
ン，基板間に印加される電位差によって生じる同接合部
でのキャリア生成電流（電源電圧やオフ電流の設定によ
ってはインパクト・イオン化の電流も寄与する）であ
る。
【００１０】しかしながら、ＦＢ（Floating-Body ）操
作のＳＯＩ ＭＯＳＦＥＴでは、基板に相当するボディ
ーに端子が設けられていないため、ドレイン，ボディー
間接合部でのキャリア生成電流がボディーを正にバイア
スすることとなる。
作のＳＯＩ ＭＯＳＦＥＴでは、基板に相当するボディ
ーに端子が設けられていないため、ドレイン，ボディー
間接合部でのキャリア生成電流がボディーを正にバイア
スすることとなる。
【００１１】換言すれば、ドレイン，ボディー間接合部
でのキャリア生成電流がベース電流の役割を果たすこと
によってソース，ドレイン，ボディーをそれぞれエミッ
タ，コレクタ，ベースとするバイポーラ動作が寄生的に
生じる。
でのキャリア生成電流がベース電流の役割を果たすこと
によってソース，ドレイン，ボディーをそれぞれエミッ
タ，コレクタ，ベースとするバイポーラ動作が寄生的に
生じる。
【００１２】この寄生バイポーラ動作でボディーが正に
バイアスされ、ソース，ボディー間接合部でのキャリア
再結合電流が増加し、結局、ドレイン，ボディー間接合
部でのキャリア生成電流と釣り合うまでボディー電位は
上昇し続ける。従って、ボディー電位の定常値は次式で
定められることとなる。
バイアスされ、ソース，ボディー間接合部でのキャリア
再結合電流が増加し、結局、ドレイン，ボディー間接合
部でのキャリア生成電流と釣り合うまでボディー電位は
上昇し続ける。従って、ボディー電位の定常値は次式で
定められることとなる。
【数３】
【００１３】上記ＦＢ（Floating-Body ）操作のＳＯＩ
ＭＯＳＦＥＴによれば、回路動作待機時のオフ電流
は、キャリア生成電流に起因する寄生バイポーラ動作に
伴って増加することになる。このようなことから、ＳＯ
Ｉ ＭＯＳＦＥＴではバルクＭＯＳＦＥＴに比べてボデ
ィー（チャネル部）の不純物濃度を高くする必要があ
り、これに伴ってキャリア電界効果移動度が減少する。
ＭＯＳＦＥＴによれば、回路動作待機時のオフ電流
は、キャリア生成電流に起因する寄生バイポーラ動作に
伴って増加することになる。このようなことから、ＳＯ
Ｉ ＭＯＳＦＥＴではバルクＭＯＳＦＥＴに比べてボデ
ィー（チャネル部）の不純物濃度を高くする必要があ
り、これに伴ってキャリア電界効果移動度が減少する。
【００１４】
【発明が解決しようとする課題】ＦＢ（Floating-Body
）操作のＳＯＩ ＭＯＳＦＥＴでは、キャリア生成電
流に起因する寄生バイポーラ動作によって、回路動作待
機時のオフ電流が増加する。このため、バルクＭＯＳＦ
ＥＴに比べてボディー（チャネル部）の不純物濃度を高
くしなければならず、これに伴って電界効果移動度は減
少し、ひいては電流駆動能力が低下してしまう。
）操作のＳＯＩ ＭＯＳＦＥＴでは、キャリア生成電
流に起因する寄生バイポーラ動作によって、回路動作待
機時のオフ電流が増加する。このため、バルクＭＯＳＦ
ＥＴに比べてボディー（チャネル部）の不純物濃度を高
くしなければならず、これに伴って電界効果移動度は減
少し、ひいては電流駆動能力が低下してしまう。
【００１５】本発明は上記のような事情等を考慮してな
されたもので、電流駆動能力をいっそう向上させる部分
空乏型ＳＯＩ ＭＯＳＦＥＴを有する半導体装置を提供
しようとするものである。
されたもので、電流駆動能力をいっそう向上させる部分
空乏型ＳＯＩ ＭＯＳＦＥＴを有する半導体装置を提供
しようとするものである。
【００１６】
【課題を解決するための手段】まず、ＦＢ（Floating-B
ody ）操作の部分空乏型ＳＯＩ ＭＯＳＦＥＴにおける
回路動作中での実効的な電流特性について説明する。Ｆ
Ｂ（Floating-Body ）操作の部分空乏型ＳＯＩ ＭＯＳ
ＦＥＴの回路動作中、そのボディー電荷量は、ボディー
電荷を変化させる源となるボディー電流の各成分がいず
れも極めて小さいため、およそ一定となる。
ody ）操作の部分空乏型ＳＯＩ ＭＯＳＦＥＴにおける
回路動作中での実効的な電流特性について説明する。Ｆ
Ｂ（Floating-Body ）操作の部分空乏型ＳＯＩ ＭＯＳ
ＦＥＴの回路動作中、そのボディー電荷量は、ボディー
電荷を変化させる源となるボディー電流の各成分がいず
れも極めて小さいため、およそ一定となる。
【００１７】すなわち、ボディーはゲート、ソース、及
びドレインの各ノードとの間に過渡的な容量性結合を生
じることになる。回路動作中での定常状態（通常の意味
とは異なる）とは、回路動作が１周期経過してもボディ
ー電荷量が変化しない状態を指すものであり、次式で規
定される。 Ｑb(t+tp)-Ｑb(t)=0 …（２） ここで、Ｑb(t)とは、任意の時刻ｔにおけるボディー電
荷量を表している。また、ｔｐとは回路動作の１周期を
意味している。なお、この（２）式については、（文献
−１） A.Wei et al.,IEEE Trans.Electron Devices,v
ol.45,pp.430-438,1998.におけるIII 章Ｃ節を参照され
たい。
びドレインの各ノードとの間に過渡的な容量性結合を生
じることになる。回路動作中での定常状態（通常の意味
とは異なる）とは、回路動作が１周期経過してもボディ
ー電荷量が変化しない状態を指すものであり、次式で規
定される。 Ｑb(t+tp)-Ｑb(t)=0 …（２） ここで、Ｑb(t)とは、任意の時刻ｔにおけるボディー電
荷量を表している。また、ｔｐとは回路動作の１周期を
意味している。なお、この（２）式については、（文献
−１） A.Wei et al.,IEEE Trans.Electron Devices,v
ol.45,pp.430-438,1998.におけるIII 章Ｃ節を参照され
たい。
【００１８】さらに、インパクト・イオン化の電流を含
むダイオード電流Ｉdiode を用いて前記（２）式を書き
改めると次式が得られる。
むダイオード電流Ｉdiode を用いて前記（２）式を書き
改めると次式が得られる。
【数４】
ここで、左辺の積分の範囲は、ｔ＋ｔｐからｔまでであ
る。Ｖbs及びＶdsは時間ｔ’の関数である。左辺の正あ
るいは負の被積分値は、それぞれボディーにおけるキャ
リアの再結合あるいは生成を意味している。
る。Ｖbs及びＶdsは時間ｔ’の関数である。左辺の正あ
るいは負の被積分値は、それぞれボディーにおけるキャ
リアの再結合あるいは生成を意味している。
【００１９】従って（３）式全体の物理的な意味合い
は、「回路動作中での定常状態において、ゲートあるい
はドレインのバイアスの低下に伴って容量性結合により
ボディー電位が低下する際に生じるキャリア生成は、電
流駆動時の両バイアスの増加に伴って容量性結合により
ボディー電位が増加する際に生じるキャリア再結合に補
償される」と解釈できる。電流駆動時にキャリア再結合
を伴うことを考えると、その際に過渡ボディー電位がオ
ーバーシュートすることは疑う余地がない。
は、「回路動作中での定常状態において、ゲートあるい
はドレインのバイアスの低下に伴って容量性結合により
ボディー電位が低下する際に生じるキャリア生成は、電
流駆動時の両バイアスの増加に伴って容量性結合により
ボディー電位が増加する際に生じるキャリア再結合に補
償される」と解釈できる。電流駆動時にキャリア再結合
を伴うことを考えると、その際に過渡ボディー電位がオ
ーバーシュートすることは疑う余地がない。
【００２０】すなわち、（３）式は回路動作中の定常状
態を規定する式であると同時に電流駆動時の過渡ボディ
ー電位のオーバーシュートを証明する式でもある。当
然、この過渡ボディー電位のオーバーシュートの影響
で、過渡しきい値電圧及び過渡飽和電流はそれぞれアン
ダーシュート及びオーバーシュートする。つまり、電流
駆動能力は回路動作中においてオーバーシュートするの
である。
態を規定する式であると同時に電流駆動時の過渡ボディ
ー電位のオーバーシュートを証明する式でもある。当
然、この過渡ボディー電位のオーバーシュートの影響
で、過渡しきい値電圧及び過渡飽和電流はそれぞれアン
ダーシュート及びオーバーシュートする。つまり、電流
駆動能力は回路動作中においてオーバーシュートするの
である。
【００２１】ただし、上記のボディー電位ひいては電流
駆動能力の過渡的なオーバーシュートを定量計算する際
には、一般にキャリアの再結合が生成よりも速いことに
注意しなければならない。すなわち、バイアス減少時の
キャリア生成を補償するには、電流駆動時における少量
の過渡ボディー電位のオーバーシュートに伴うキャリア
再結合で十分なのである。この性質に関しては、図５に
示したＦＢ（Floating-Body ）操作の部分空乏型ＳＯＩ
ＭＯＳＦＥＴの回路動作中における過渡ボディー電位
の変移を示す特性図を参照されたい。
駆動能力の過渡的なオーバーシュートを定量計算する際
には、一般にキャリアの再結合が生成よりも速いことに
注意しなければならない。すなわち、バイアス減少時の
キャリア生成を補償するには、電流駆動時における少量
の過渡ボディー電位のオーバーシュートに伴うキャリア
再結合で十分なのである。この性質に関しては、図５に
示したＦＢ（Floating-Body ）操作の部分空乏型ＳＯＩ
ＭＯＳＦＥＴの回路動作中における過渡ボディー電位
の変移を示す特性図を参照されたい。
【００２２】さらに（文献−２） L.M.Perron et al.,
IEEE Trans.Electron Devices,vol.45,pp.2372-2375,19
98.におけるIII 章によれば、回路動作周波数、スイッ
チング確率、並びに負荷容量の増加と共に、バイアスが
減少してキャリア生成を生じる時間が相対的に短くな
り、それに伴って電流駆動時の過渡ボディー電位のオー
バーシュートが徐々に減少する傾向を示すことがわか
る。つまり、電流駆動能力の過渡的なオーバーシュート
もまた決して大きくはなく、さらには回路動作周波数、
スイッチング確率、並びに負荷容量の増加と共に減少す
ることとなる。
IEEE Trans.Electron Devices,vol.45,pp.2372-2375,19
98.におけるIII 章によれば、回路動作周波数、スイッ
チング確率、並びに負荷容量の増加と共に、バイアスが
減少してキャリア生成を生じる時間が相対的に短くな
り、それに伴って電流駆動時の過渡ボディー電位のオー
バーシュートが徐々に減少する傾向を示すことがわか
る。つまり、電流駆動能力の過渡的なオーバーシュート
もまた決して大きくはなく、さらには回路動作周波数、
スイッチング確率、並びに負荷容量の増加と共に減少す
ることとなる。
【００２３】上述から、回路動作中における電流駆動時
の過渡ボディー電位のオーバーシュートに関し、その程
度はともかくとして定量化できる利点であることを留意
されたい。
の過渡ボディー電位のオーバーシュートに関し、その程
度はともかくとして定量化できる利点であることを留意
されたい。
【００２４】（文献−３） H.Mikoshiba and M.Hogyok
u,Ext.Abs.SSDM,pp.464-465,2000の３章及びFig.６に
は、ＦＢ（Floating-Body ）操作の部分空乏型ＳＯＩ
ＭＯＳＦＥＴの電流駆動能力を解析で評価した例が示さ
れている。
u,Ext.Abs.SSDM,pp.464-465,2000の３章及びFig.６に
は、ＦＢ（Floating-Body ）操作の部分空乏型ＳＯＩ
ＭＯＳＦＥＴの電流駆動能力を解析で評価した例が示さ
れている。
【００２５】前記［発明が解決しようとする課題］で
は、寄生バイポーラ動作によって増加したオフ電流を調
節するためのチャネル不純物濃度の増加に伴って、キャ
リア電界効果移動度が減少することを指摘している。ま
た、本節［課題を解決するための手段］はこれまで、回
路動作中における電流駆動時の過渡ボディー電位がオー
バーシュートすることを指摘している。
は、寄生バイポーラ動作によって増加したオフ電流を調
節するためのチャネル不純物濃度の増加に伴って、キャ
リア電界効果移動度が減少することを指摘している。ま
た、本節［課題を解決するための手段］はこれまで、回
路動作中における電流駆動時の過渡ボディー電位がオー
バーシュートすることを指摘している。
【００２６】これら２つの影響を考慮した上で（文献−
３）を考察すると、ＦＢ（Floating-Body ）操作の部分
空乏型ＳＯＩ ＭＯＳＦＥＴは、その電流駆動能力に関
し、［発明が解決しようとする課題］で述べたチャネル
不純物濃度の増加に伴うキャリア電界効果移動度の減少
による不利益と、ここまでの［課題を解決するための手
段］で説明するところの過渡ボディー電位のオーバーシ
ュートによる利点の影響とが、互いに補償し合い、結局
のところバルクＭＯＳＦＥＴに比べてたかだか７％の飽
和電流の増加が見込まれるにとどまっているといえる。
３）を考察すると、ＦＢ（Floating-Body ）操作の部分
空乏型ＳＯＩ ＭＯＳＦＥＴは、その電流駆動能力に関
し、［発明が解決しようとする課題］で述べたチャネル
不純物濃度の増加に伴うキャリア電界効果移動度の減少
による不利益と、ここまでの［課題を解決するための手
段］で説明するところの過渡ボディー電位のオーバーシ
ュートによる利点の影響とが、互いに補償し合い、結局
のところバルクＭＯＳＦＥＴに比べてたかだか７％の飽
和電流の増加が見込まれるにとどまっているといえる。
【００２７】なお、（文献−４） K.Mistry at.al.,VL
SI Tech.Dig.,pp.204-205,2000.等で報告されているＣ
ＭＯＳインバータの遅延時間の実測値からも、同様にた
かだか数％程度の電流駆動能力の向上が想定されるにと
どまっている。
SI Tech.Dig.,pp.204-205,2000.等で報告されているＣ
ＭＯＳインバータの遅延時間の実測値からも、同様にた
かだか数％程度の電流駆動能力の向上が想定されるにと
どまっている。
【００２８】そこで、本発明ではＦＢ（Floating-Body
）操作に特徴的な［発明が解決しようとする課題］に
示した不利益を抑え、かつ［課題を解決するための手
段］で述べている利点を増幅させるような部分空乏型Ｓ
ＯＩ ＭＯＳＦＥＴの構成を提供して、電流駆動能力向
上を達成させる。
）操作に特徴的な［発明が解決しようとする課題］に
示した不利益を抑え、かつ［課題を解決するための手
段］で述べている利点を増幅させるような部分空乏型Ｓ
ＯＩ ＭＯＳＦＥＴの構成を提供して、電流駆動能力向
上を達成させる。
【００２９】［発明が解決しようとする課題］で述べた
不利益を抑えるには、ボディーに端子を設けてその電位
を固定する必要がある（因みにＡｒイオン注入等による
再結合中心の導入だとインパクト・イオン化による寄生
バイポーラ動作を抑制する効果しか持たない）。一方、
ボディー電位を完全に固定すると［課題を解決するため
の手段］で述べている利点が失われてしまう。
不利益を抑えるには、ボディーに端子を設けてその電位
を固定する必要がある（因みにＡｒイオン注入等による
再結合中心の導入だとインパクト・イオン化による寄生
バイポーラ動作を抑制する効果しか持たない）。一方、
ボディー電位を完全に固定すると［課題を解決するため
の手段］で述べている利点が失われてしまう。
【００３０】このような問題を解決するために、回路動
作中、ボディーの電位が容量性結合を伴うように制御さ
れるボディー端子形態を有する部分空乏型ＳＯＩ ＭＯ
ＳＦＥＴを提供する。すなわち、ＲＣ線路遅延の性質を
利用するのである。抵抗と容量を持つ線路の一方端側に
電位変動を与えると、線路の抵抗及び与えた電位変動の
周波数が十分高ければ、他端側に伝わる電位変動は極め
て小さくなる。
作中、ボディーの電位が容量性結合を伴うように制御さ
れるボディー端子形態を有する部分空乏型ＳＯＩ ＭＯ
ＳＦＥＴを提供する。すなわち、ＲＣ線路遅延の性質を
利用するのである。抵抗と容量を持つ線路の一方端側に
電位変動を与えると、線路の抵抗及び与えた電位変動の
周波数が十分高ければ、他端側に伝わる電位変動は極め
て小さくなる。
【００３１】つまり、ボディー端子を設けたとしても、
ボディーとの間の抵抗、回路動作周波数が共に十分高け
れば、回路動作中での実効的なボディー電位は端子のそ
れに固定されずにむしろ容量性結合を伴って変動する。
これにより、過渡ボディー電位のオーバーシュートによ
る利点の影響を受けるようにするのである。
ボディーとの間の抵抗、回路動作周波数が共に十分高け
れば、回路動作中での実効的なボディー電位は端子のそ
れに固定されずにむしろ容量性結合を伴って変動する。
これにより、過渡ボディー電位のオーバーシュートによ
る利点の影響を受けるようにするのである。
【００３２】併せて、仮に電位変動の低周波極限すなわ
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそソース電位に固定され
るのであれば、チャネル不純物濃度の増加に伴うキャリ
ア電界効果移動度の減少による不利益は抑制できること
になる。
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそソース電位に固定され
るのであれば、チャネル不純物濃度の増加に伴うキャリ
ア電界効果移動度の減少による不利益は抑制できること
になる。
【００３３】上記形態を具現化するにあたって、ボディ
ーの端子をソースのそれに繋げて操作するＢＴＳ（Body
-Tied-to-Source ）操作の形態を採用することが好適で
ある。これにより、極めて重要な長所を見出すことがで
きる。
ーの端子をソースのそれに繋げて操作するＢＴＳ（Body
-Tied-to-Source ）操作の形態を採用することが好適で
ある。これにより、極めて重要な長所を見出すことがで
きる。
【００３４】すなわち、ＢＴＳ（Body-Tied-to-Source
）操作においても、ボディー端子とボディーとの間の
抵抗、回路動作周波数が共に十分高ければ、回路動作中
でのボディー電位は容量性結合を伴って変動することに
なる。この時、仮にボディー端子を貫通する電流がキャ
リアの生成・再結合の電流よりも十分大きければ、ボデ
ィーの多数キャリアの補充と排出は主にボディー端子の
貫通電流に支配されることになる。
）操作においても、ボディー端子とボディーとの間の
抵抗、回路動作周波数が共に十分高ければ、回路動作中
でのボディー電位は容量性結合を伴って変動することに
なる。この時、仮にボディー端子を貫通する電流がキャ
リアの生成・再結合の電流よりも十分大きければ、ボデ
ィーの多数キャリアの補充と排出は主にボディー端子の
貫通電流に支配されることになる。
【００３５】また、ソース端子に繋げられたボディー端
子を貫通する電流によるボディーの多数キャリアの補充
と排出は等速度で生じる。このため、キャリアの再結合
が生成よりも速いことに由来する問題、すなわち、「ボ
ディー電位ひいては電流駆動能力の過渡的なオーバーシ
ュートは決して大きくはなく、回路動作周波数、スイッ
チング確率、及び負荷容量の増加と共に減少する」とい
う問題は、結局のところ抑制されることになる。なお、
本発明に関係して、図６に示した回路動作中における過
渡ボディー電位の変移を示す特性図を参照されたい。
子を貫通する電流によるボディーの多数キャリアの補充
と排出は等速度で生じる。このため、キャリアの再結合
が生成よりも速いことに由来する問題、すなわち、「ボ
ディー電位ひいては電流駆動能力の過渡的なオーバーシ
ュートは決して大きくはなく、回路動作周波数、スイッ
チング確率、及び負荷容量の増加と共に減少する」とい
う問題は、結局のところ抑制されることになる。なお、
本発明に関係して、図６に示した回路動作中における過
渡ボディー電位の変移を示す特性図を参照されたい。
【００３６】以上の考察から、部分空乏型ＳＯＩ ＭＯ
ＳＦＥＴに関し、その電流駆動能力をいっそう向上させ
る形態は、ボディー・コンタクトの抵抗値をある程度高
くすることが重要になり、次のようになる。
ＳＦＥＴに関し、その電流駆動能力をいっそう向上させ
る形態は、ボディー・コンタクトの抵抗値をある程度高
くすることが重要になり、次のようになる。
【００３７】［１］ 本発明に係る半導体装置は、絶縁
膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成
するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶
中のボディーとの間の抵抗を積極的に高めたボディー端
子を設け、このボディー端子をソース端子に繋げること
により、回路動作中において、ボディーの過渡的な容量
性結合を伴うＢＴＳ（Body-Tied-to-Source ）操作のＳ
ＯＩ ＭＯＳＦＥＴを有することを特徴とする。
膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成
するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶
中のボディーとの間の抵抗を積極的に高めたボディー端
子を設け、このボディー端子をソース端子に繋げること
により、回路動作中において、ボディーの過渡的な容量
性結合を伴うＢＴＳ（Body-Tied-to-Source ）操作のＳ
ＯＩ ＭＯＳＦＥＴを有することを特徴とする。
【００３８】［２］ さらに、本発明に係る半導体装置
は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥ
Ｔを構成するＳＯＩ ＭＯＳＦＥＴに関し、以下の３つ
の条件を満足するＢＴＳ（Body-Tied-to-Source ）操作
のＳＯＩＭＯＳＦＥＴを有することを特徴とする。
は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥ
Ｔを構成するＳＯＩ ＭＯＳＦＥＴに関し、以下の３つ
の条件を満足するＢＴＳ（Body-Tied-to-Source ）操作
のＳＯＩＭＯＳＦＥＴを有することを特徴とする。
【数５】
【００３９】［３］ 本発明のより好ましい実施態様に
係る半導体装置は、絶縁膜上に形成されたシリコン単結
晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関
し、前記シリコン単結晶中のボディーの端子導出用とし
て不純物が導入されたボディー引き出し部と、前記ボデ
ィー引き出し部の不純物とボディーとの境界近傍におい
て空乏化現象を利用した抵抗因子部と、を具備し、以下
の３つの条件を満足するＢＴＳ（Body-Tied-to-Source
）操作のＳＯＩＭＯＳＦＥＴを有することを特徴とす
る。
係る半導体装置は、絶縁膜上に形成されたシリコン単結
晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関
し、前記シリコン単結晶中のボディーの端子導出用とし
て不純物が導入されたボディー引き出し部と、前記ボデ
ィー引き出し部の不純物とボディーとの境界近傍におい
て空乏化現象を利用した抵抗因子部と、を具備し、以下
の３つの条件を満足するＢＴＳ（Body-Tied-to-Source
）操作のＳＯＩＭＯＳＦＥＴを有することを特徴とす
る。
【数６】
【００４０】［４］ また、［３］に記載された半導体
装置において、前記ＳＯＩ ＭＯＳＦＥＴは、前記シリ
コン単結晶中においてゲート電極近傍に設けられた接合
深さが前記ボディーの厚みより小さいエクステンション
領域を具備し、このエクステンション領域直下のボディ
ーの空乏層を前記抵抗因子部とすることを特徴としてい
る。
装置において、前記ＳＯＩ ＭＯＳＦＥＴは、前記シリ
コン単結晶中においてゲート電極近傍に設けられた接合
深さが前記ボディーの厚みより小さいエクステンション
領域を具備し、このエクステンション領域直下のボディ
ーの空乏層を前記抵抗因子部とすることを特徴としてい
る。
【００４１】［５］ また、［３］に記載された半導体
装置において、前記ＳＯＩ ＭＯＳＦＥＴは、前記シリ
コン単結晶中において接合深さが前記ボディーの厚みよ
り小さいソース・ドレイン領域を具備し、ソース領域直
下のボディーの空乏層を前記抵抗因子部とすることを特
徴としている。
装置において、前記ＳＯＩ ＭＯＳＦＥＴは、前記シリ
コン単結晶中において接合深さが前記ボディーの厚みよ
り小さいソース・ドレイン領域を具備し、ソース領域直
下のボディーの空乏層を前記抵抗因子部とすることを特
徴としている。
【００４２】
【発明の実施の形態】図１は、本発明の基本的な実施形
態に係る半導体装置の要部構成を示しており、ＢＴＳ
（Body-Tied-to-Source ）操作の部分空乏型ＳＯＩ Ｍ
ＯＳＦＥＴにおける要部の断面図である。
態に係る半導体装置の要部構成を示しており、ＢＴＳ
（Body-Tied-to-Source ）操作の部分空乏型ＳＯＩ Ｍ
ＯＳＦＥＴにおける要部の断面図である。
【００４３】ＳＯＩ ＭＯＳＦＥＴ１０は、埋め込み酸
化膜１１上に形成されたシリコン単結晶を基体として構
成されている。例えば、Ｐ型のボディー１２、チャネル
部１３及びＮ型のソース領域１４、ドレイン領域１５が
形成されている。チャネル部１３上にゲート絶縁膜１６
を介してゲート電極１７が構成されている。ゲート電極
１７の両側には低濃度Ｎ型領域となるエクステンション
領域１８形成後に設けられるサイドウォール（スペーサ
ー）１９が形成されている。
化膜１１上に形成されたシリコン単結晶を基体として構
成されている。例えば、Ｐ型のボディー１２、チャネル
部１３及びＮ型のソース領域１４、ドレイン領域１５が
形成されている。チャネル部１３上にゲート絶縁膜１６
を介してゲート電極１７が構成されている。ゲート電極
１７の両側には低濃度Ｎ型領域となるエクステンション
領域１８形成後に設けられるサイドウォール（スペーサ
ー）１９が形成されている。
【００４４】この実施形態では、ボディー１２との間の
抵抗（ボディー抵抗）Ｒｂを積極的に高めたボディー端
子１０１を設け、このボディー端子１０１をソース領域
１４と電気的に繋げる。この構成により、回路動作中に
おいて、ボディー１２の過渡的な容量性結合を伴うＢＴ
Ｓ（Body-Tied-to-Source ）操作のＳＯＩ ＭＯＳＦＥ
Ｔを実現する。
抵抗（ボディー抵抗）Ｒｂを積極的に高めたボディー端
子１０１を設け、このボディー端子１０１をソース領域
１４と電気的に繋げる。この構成により、回路動作中に
おいて、ボディー１２の過渡的な容量性結合を伴うＢＴ
Ｓ（Body-Tied-to-Source ）操作のＳＯＩ ＭＯＳＦＥ
Ｔを実現する。
【００４５】ボディー抵抗Ｒｂの値を決定するにあた
り、以下のような注意が必要である。回路動作時におい
て、ボディーの過渡的な容量性結合を生じさせるように
高くする（注意１）。その容量性結合状態でのボディー
の多数キャリア量を制御し得る程度に低くする（注意
２）。かつインパクトイオン化あるいはShockley-Read-
Hall（ＳＲＨ）キャリア生成等のキャリア生成過程に由
来する回路動作待機時のオフ電流の増加を免れる程度に
低くする（注意３）。
り、以下のような注意が必要である。回路動作時におい
て、ボディーの過渡的な容量性結合を生じさせるように
高くする（注意１）。その容量性結合状態でのボディー
の多数キャリア量を制御し得る程度に低くする（注意
２）。かつインパクトイオン化あるいはShockley-Read-
Hall（ＳＲＨ）キャリア生成等のキャリア生成過程に由
来する回路動作待機時のオフ電流の増加を免れる程度に
低くする（注意３）。
【００４６】（注意１）に関しては、ボディーあるいは
ボディー端子の抵抗の増加と共にボディー電位の制御が
不能となる現象が一般に知られており、これを利用す
る。
ボディー端子の抵抗の増加と共にボディー電位の制御が
不能となる現象が一般に知られており、これを利用す
る。
【００４７】（注意２）に関しては、ＦＢ（Floating-B
ody ）操作の回路動作時で考えると、ボディーの多数キ
ャリア量は、その回路動作時のバイアス履歴に加えてキ
ャリア生成・再結合の両過程の速度比から定まるある一
定値の周りで小さく揺らいでいることが一般に知られて
いる（（文献−１）のIII 章Ｃ節を参照のこと）。この
現象はすなわち、ボディーがゲート／ソース／ドレイン
／基板の各部に対し容量性結合を介して繋がっているこ
とに等価である（（文献−１）のI 章を参照のこと）。
ody ）操作の回路動作時で考えると、ボディーの多数キ
ャリア量は、その回路動作時のバイアス履歴に加えてキ
ャリア生成・再結合の両過程の速度比から定まるある一
定値の周りで小さく揺らいでいることが一般に知られて
いる（（文献−１）のIII 章Ｃ節を参照のこと）。この
現象はすなわち、ボディーがゲート／ソース／ドレイン
／基板の各部に対し容量性結合を介して繋がっているこ
とに等価である（（文献−１）のI 章を参照のこと）。
【００４８】また、Ｐ−Ｎ接合部で生じるキャリア生成
の速度はキャリア再結合のそれに比べて小さい。このた
め、回路動作時における容量性結合状態でのボディーの
多数キャリア量、並びにそれに影響される実効電流駆動
能力は、回路動作周波数並びに負荷容量の増加と共に減
少するものと考えられる（（文献−２）のIII 章を参照
のこと）。
の速度はキャリア再結合のそれに比べて小さい。このた
め、回路動作時における容量性結合状態でのボディーの
多数キャリア量、並びにそれに影響される実効電流駆動
能力は、回路動作周波数並びに負荷容量の増加と共に減
少するものと考えられる（（文献−２）のIII 章を参照
のこと）。
【００４９】これに対し、本発明の実施形態では、回路
動作時のボディーの多数キャリア量を制御している要因
が、Ｐ−Ｎ接合部で生じる生成・再結合電流からボディ
ー端子を貫通する電流に置き換わる。ソース端子に繋げ
られたボディー端子を貫通する電流によるボディーの多
数キャリアの補充と排出は等速度で生じるため、回路動
作周波数並びに負荷容量の依存性は抑制されるものと考
えられる。
動作時のボディーの多数キャリア量を制御している要因
が、Ｐ−Ｎ接合部で生じる生成・再結合電流からボディ
ー端子を貫通する電流に置き換わる。ソース端子に繋げ
られたボディー端子を貫通する電流によるボディーの多
数キャリアの補充と排出は等速度で生じるため、回路動
作周波数並びに負荷容量の依存性は抑制されるものと考
えられる。
【００５０】また、（注意３）に関する条件を満足する
ＢＴＳ（Body-Tied-to-Source ）操作では、インパクト
イオン化あるいはShockley-Read-Hall（ＳＲＨ）キャリ
ア生成等のキャリア生成過程に由来する回路動作待機時
のオフ電流の増加は見られない。このため、従来のバル
クＭＯＳＦＥＴに比べてボディー（チャネル部）の不純
物濃度を高く設定する必要がないということが留意点で
ある。
ＢＴＳ（Body-Tied-to-Source ）操作では、インパクト
イオン化あるいはShockley-Read-Hall（ＳＲＨ）キャリ
ア生成等のキャリア生成過程に由来する回路動作待機時
のオフ電流の増加は見られない。このため、従来のバル
クＭＯＳＦＥＴに比べてボディー（チャネル部）の不純
物濃度を高く設定する必要がないということが留意点で
ある。
【００５１】上記観点から、ＳＯＩ ＭＯＳＦＥＴ１０
は、以下の３つの条件を満足するＢＴＳ（Body-Tied-to
-Source ）操作のＳＯＩ ＭＯＳＦＥＴであることを特
徴とする。
は、以下の３つの条件を満足するＢＴＳ（Body-Tied-to
-Source ）操作のＳＯＩ ＭＯＳＦＥＴであることを特
徴とする。
【数７】
【００５２】上記構成によれば、ボディー端子１０１を
設けたとしても、ボディー１２との間の抵抗（Ｒｂ）、
回路動作周波数が共に十分高ければ、回路動作中での実
効的なボディー電位はボディー端子１０１の電位に固定
されずにむしろ容量性結合を伴って変動する。これによ
り、過渡ボディー電位のオーバーシュートによる利点の
影響を受けるようにするのである。
設けたとしても、ボディー１２との間の抵抗（Ｒｂ）、
回路動作周波数が共に十分高ければ、回路動作中での実
効的なボディー電位はボディー端子１０１の電位に固定
されずにむしろ容量性結合を伴って変動する。これによ
り、過渡ボディー電位のオーバーシュートによる利点の
影響を受けるようにするのである。
【００５３】併せて、仮に電位変動の低周波極限すなわ
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそボディー端子１０１の
電位に固定されるのであれば、チャネル不純物濃度を増
加させる必要はなく、キャリア電界効果移動度の減少は
抑制できる。これにより、電流駆動能力がいっそう向上
する。
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそボディー端子１０１の
電位に固定されるのであれば、チャネル不純物濃度を増
加させる必要はなく、キャリア電界効果移動度の減少は
抑制できる。これにより、電流駆動能力がいっそう向上
する。
【００５４】図２（ａ），（ｂ）は、それぞれ本発明の
第１実施形態に係る半導体装置の要部構成を示してお
り、ＢＴＳ（Body-Tied-to-Source ）操作の部分空乏型
ＳＯＩＭＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は
（ａ）の２Ｂ−２Ｂ線に沿う断面図である。
第１実施形態に係る半導体装置の要部構成を示してお
り、ＢＴＳ（Body-Tied-to-Source ）操作の部分空乏型
ＳＯＩＭＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は
（ａ）の２Ｂ−２Ｂ線に沿う断面図である。
【００５５】ＳＯＩ ＭＯＳＦＥＴ２０は、埋め込み酸
化膜２１上に形成されたシリコン単結晶を基体として構
成されている。例えば、Ｐ型のボディー２２、チャネル
部２３及びＮ++型（高濃度Ｎ型）のソース領域２４、ド
レイン領域２５が形成されている。チャネル部２３上に
ゲート絶縁膜２６を介してゲート電極２７が構成されて
いる。ゲート電極２７の両側にはＮ+型（低濃度Ｎ型）
のエクステンション領域２８形成後に設けられるサイド
ウォール（スペーサー）２９が形成されている。
化膜２１上に形成されたシリコン単結晶を基体として構
成されている。例えば、Ｐ型のボディー２２、チャネル
部２３及びＮ++型（高濃度Ｎ型）のソース領域２４、ド
レイン領域２５が形成されている。チャネル部２３上に
ゲート絶縁膜２６を介してゲート電極２７が構成されて
いる。ゲート電極２７の両側にはＮ+型（低濃度Ｎ型）
のエクステンション領域２８形成後に設けられるサイド
ウォール（スペーサー）２９が形成されている。
【００５６】この実施形態では、ボディー２２の端子導
出用として、ソース領域２４の一部に高濃度のＰ型不純
物（Ｐ++）が導入されたボディー引き出し部２０１が設
けられている。ボディー引き出し部２０１はソース及び
ボディーに共通のコンタクト２０２を有する。
出用として、ソース領域２４の一部に高濃度のＰ型不純
物（Ｐ++）が導入されたボディー引き出し部２０１が設
けられている。ボディー引き出し部２０１はソース及び
ボディーに共通のコンタクト２０２を有する。
【００５７】また、エクステンション領域２８は、その
接合深さＸ１がボディーの厚みＴ１よりも小さく設定さ
れる。これにより、ボディー引き出し部２０１の不純物
とボディー２２との境界近傍に、空乏化現象を利用した
抵抗因子部としてエクステンション領域２８直下のボデ
ィーの空乏層が設けられる。
接合深さＸ１がボディーの厚みＴ１よりも小さく設定さ
れる。これにより、ボディー引き出し部２０１の不純物
とボディー２２との境界近傍に、空乏化現象を利用した
抵抗因子部としてエクステンション領域２８直下のボデ
ィーの空乏層が設けられる。
【００５８】そして、以下の３つの条件を満足する。
【数８】
【００５９】上記構成によれば、ボディー引き出し部２
０１に隣接してエクステンション領域２８を設けてお
く。このエクステンション領域２８を敢えて設け、併せ
て同領域２８の接合深さＸ１及びボディー２２の厚みＴ
１を調節することによって、エクステンション領域２８
の直下のボディーを空乏化させる。
０１に隣接してエクステンション領域２８を設けてお
く。このエクステンション領域２８を敢えて設け、併せ
て同領域２８の接合深さＸ１及びボディー２２の厚みＴ
１を調節することによって、エクステンション領域２８
の直下のボディーを空乏化させる。
【００６０】さらに、ボディー引き出し部２０１のオフ
セット長Ｌ１を調節することにより、ボディー引き出し
部２０１とボディー２２との間の抵抗（ボディー抵抗）
Ｒｂをある程度高く設定（例えば１００Ｍ〜１ＧΩ前
後）することができる。
セット長Ｌ１を調節することにより、ボディー引き出し
部２０１とボディー２２との間の抵抗（ボディー抵抗）
Ｒｂをある程度高く設定（例えば１００Ｍ〜１ＧΩ前
後）することができる。
【００６１】すなわち、ボディー引き出し部２０１を設
けたとしても、ボディー２２との間の抵抗（ボディー抵
抗）Ｒｂ、回路動作周波数が共に十分高ければ、回路動
作中での実効的なボディー電位はボディー引き出し部２
０１の電位に固定されずにむしろ容量性結合を伴って変
動する。これにより、過渡ボディー電位のオーバーシュ
ートによる利点の影響を受けることができる。
けたとしても、ボディー２２との間の抵抗（ボディー抵
抗）Ｒｂ、回路動作周波数が共に十分高ければ、回路動
作中での実効的なボディー電位はボディー引き出し部２
０１の電位に固定されずにむしろ容量性結合を伴って変
動する。これにより、過渡ボディー電位のオーバーシュ
ートによる利点の影響を受けることができる。
【００６２】併せて、仮に電位変動の低周波極限すなわ
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそボディー引き出し部２
０１の電位に固定されるのであれば、チャネル不純物濃
度を増加させる必要はなく、キャリア電界効果移動度の
減少は抑制できる。これにより、電流駆動能力がいっそ
う向上する。
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそボディー引き出し部２
０１の電位に固定されるのであれば、チャネル不純物濃
度を増加させる必要はなく、キャリア電界効果移動度の
減少は抑制できる。これにより、電流駆動能力がいっそ
う向上する。
【００６３】上記実施形態によれば、ボディー・コンタ
クトに関する構造（ボディー引き出し部２０１の導入）
に伴う素子面積の増加は最小限に抑えられる。
クトに関する構造（ボディー引き出し部２０１の導入）
に伴う素子面積の増加は最小限に抑えられる。
【００６４】なぜならば、エクステンション領域２８が
果たす役割は、直下のボディーを空乏化させることによ
ってボディー−ボディー端子間抵抗（ボディー抵抗）Ｒ
ｂを高くすることはもとより、ボディー引き出し部２０
１の導入に伴う実効チャネル幅の減少を最小限にとどめ
ることにあるからである。
果たす役割は、直下のボディーを空乏化させることによ
ってボディー−ボディー端子間抵抗（ボディー抵抗）Ｒ
ｂを高くすることはもとより、ボディー引き出し部２０
１の導入に伴う実効チャネル幅の減少を最小限にとどめ
ることにあるからである。
【００６５】また、ボディー引き出し部２０１のコンタ
クト抵抗は、少々高くても問題はない。ただし、同部２
０１のコンタクトをショットキー接合で形成してはなら
ない。素子面積の増加をさらに最小限に抑える観点か
ら、デザイン・ルールに特例を設けてボディー引き出し
部２０１の幅Ｗ１を可能な限り小さくすることが望まし
い。
クト抵抗は、少々高くても問題はない。ただし、同部２
０１のコンタクトをショットキー接合で形成してはなら
ない。素子面積の増加をさらに最小限に抑える観点か
ら、デザイン・ルールに特例を設けてボディー引き出し
部２０１の幅Ｗ１を可能な限り小さくすることが望まし
い。
【００６６】なお、ボディー引き出し部２０１は上記形
態に限らず、ソース領域２４の端等、他の部分から導出
してもよい。ソース領域２４上に複数導出してもかまわ
ない。また、ボディー引き出し部２０１の不純物とボデ
ィー２２との境界近傍に空乏化現象を利用した抵抗因子
部を導入するにあたって、他の構成も十分考えられる。
態に限らず、ソース領域２４の端等、他の部分から導出
してもよい。ソース領域２４上に複数導出してもかまわ
ない。また、ボディー引き出し部２０１の不純物とボデ
ィー２２との境界近傍に空乏化現象を利用した抵抗因子
部を導入するにあたって、他の構成も十分考えられる。
【００６７】図３（ａ），（ｂ）は、それぞれ本発明の
第２実施形態に係る半導体装置の要部構成を示してお
り、ＢＴＳ（Body-Tied-to-Source ）操作の部分空乏型
ＳＯＩＭＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は
（ａ）の３Ｂ−３Ｂ線に沿う断面図である。前記第１実
施形態と同様の箇所には同一の符号を付す。
第２実施形態に係る半導体装置の要部構成を示してお
り、ＢＴＳ（Body-Tied-to-Source ）操作の部分空乏型
ＳＯＩＭＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は
（ａ）の３Ｂ−３Ｂ線に沿う断面図である。前記第１実
施形態と同様の箇所には同一の符号を付す。
【００６８】この実施形態では、ボディー２２の端子導
出用として、ソース領域３４の一部に高濃度のＰ型不純
物（Ｐ++）が導入されたボディー引き出し部３０１が設
けられている。ボディー引き出し部３０１はソース及び
ボディーに共通のコンタクト２０２を有する。
出用として、ソース領域３４の一部に高濃度のＰ型不純
物（Ｐ++）が導入されたボディー引き出し部３０１が設
けられている。ボディー引き出し部３０１はソース及び
ボディーに共通のコンタクト２０２を有する。
【００６９】また、ソース・ドレイン領域３４，３５の
接合深さＸ２は、ボディーの厚みＴ１よりも小さく設定
される。これにより、ボディー引き出し部３０１の不純
物とボディー２２との境界近傍に、空乏化現象を利用し
た抵抗因子部としてソース領域３４直下のボディーの空
乏層が設けられる。
接合深さＸ２は、ボディーの厚みＴ１よりも小さく設定
される。これにより、ボディー引き出し部３０１の不純
物とボディー２２との境界近傍に、空乏化現象を利用し
た抵抗因子部としてソース領域３４直下のボディーの空
乏層が設けられる。
【００７０】このような構成でもって、以下の３つの条
件を満足する。
件を満足する。
【数９】
【００７１】上記構成によれば、ボディー引き出し部３
０１に隣接してソース領域３４を設けておく。このソー
ス領域３４を敢えて設け、併せて同領域３４の接合深さ
Ｘ２及びボディー２２の厚みＴ１を調節することによっ
て、ソース領域３４の直下のボディーを空乏化させる。
０１に隣接してソース領域３４を設けておく。このソー
ス領域３４を敢えて設け、併せて同領域３４の接合深さ
Ｘ２及びボディー２２の厚みＴ１を調節することによっ
て、ソース領域３４の直下のボディーを空乏化させる。
【００７２】さらに、ボディー引き出し部３０１のオフ
セット長Ｌ１を調節することにより、ボディー引き出し
部３０１とボディー２２との間の抵抗（ボディー抵抗）
Ｒｂをある程度高く設定（例えば１００Ｍ〜１ＧΩ前
後）することができる。
セット長Ｌ１を調節することにより、ボディー引き出し
部３０１とボディー２２との間の抵抗（ボディー抵抗）
Ｒｂをある程度高く設定（例えば１００Ｍ〜１ＧΩ前
後）することができる。
【００７３】すなわち、ボディー引き出し部３０１を設
けたとしても、ボディー２２との間の抵抗（ボディー抵
抗）Ｒｂ、回路動作周波数が共に十分高ければ、回路動
作中での実効的なボディー電位はボディー引き出し部３
０１の電位に固定されずにむしろ容量性結合を伴って変
動する。これにより、過渡ボディー電位のオーバーシュ
ートによる利点の影響を受けることができる。
けたとしても、ボディー２２との間の抵抗（ボディー抵
抗）Ｒｂ、回路動作周波数が共に十分高ければ、回路動
作中での実効的なボディー電位はボディー引き出し部３
０１の電位に固定されずにむしろ容量性結合を伴って変
動する。これにより、過渡ボディー電位のオーバーシュ
ートによる利点の影響を受けることができる。
【００７４】併せて、仮に電位変動の低周波極限すなわ
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそボディー引き出し部３
０１の電位に固定されるのであれば、チャネル不純物濃
度を増加させる必要はなく、キャリア電界効果移動度の
減少は抑制できる。これにより、電流駆動能力がいっそ
う向上する。
ち定常状態において、オフ・バイアス（ゲート電圧Ｖｇ
ｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電
圧））でのボディー電位がおよそボディー引き出し部３
０１の電位に固定されるのであれば、チャネル不純物濃
度を増加させる必要はなく、キャリア電界効果移動度の
減少は抑制できる。これにより、電流駆動能力がいっそ
う向上する。
【００７５】上記実施形態によれば、ゲート電極に近い
側にソース領域の一部を残した形でボディー引き出し部
３０１が導入される。このため、ボディー引き出し部３
０１の導入に伴う実効チャネル幅の減少は、第１実施形
態の場合以上に十分に抑制されるものと考えられる。こ
れにより、素子面積の増加もまた十分に抑えられること
が期待できる。
側にソース領域の一部を残した形でボディー引き出し部
３０１が導入される。このため、ボディー引き出し部３
０１の導入に伴う実効チャネル幅の減少は、第１実施形
態の場合以上に十分に抑制されるものと考えられる。こ
れにより、素子面積の増加もまた十分に抑えられること
が期待できる。
【００７６】また、ボディー引き出し部３０１のコンタ
クト抵抗は、少々高くても問題はない。ただし、同部３
０１のコンタクトをショットキー接合で形成してはなら
ない。このことは、本第２実施形態に類似している（文
献−５） M.Horiuchi,IEEETrans.Electron Devices,vo
l.47,pp.1587-1592,2000.におけるII章に記載の実施形
態と比較する際に、最も重要な相違点となる。
クト抵抗は、少々高くても問題はない。ただし、同部３
０１のコンタクトをショットキー接合で形成してはなら
ない。このことは、本第２実施形態に類似している（文
献−５） M.Horiuchi,IEEETrans.Electron Devices,vo
l.47,pp.1587-1592,2000.におけるII章に記載の実施形
態と比較する際に、最も重要な相違点となる。
【００７７】なお、ボディー引き出し部３０１は上記形
態に限らず、ソース領域２４の端等、他の部分から導出
してもよい。ソース領域３４上に複数導出してもかまわ
ない。
態に限らず、ソース領域２４の端等、他の部分から導出
してもよい。ソース領域３４上に複数導出してもかまわ
ない。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
ボディーの端子をソースのそれに繋げて操作するＢＴＳ
（Body-Tied-to-Source ）操作においてもボディー−ボ
ディー端子間抵抗、回路動作周波数が共に十分高けれ
ば、回路動作中でのボディー電位は容量性結合を伴って
変動することになる。この時、仮にボディー端子を導通
する電流がキャリアの生成・再結合の電流よりも十分大
きければ、ボディーの多数キャリアの補充と排出は主に
ボディー端子電流に支配されることになる。ソース端子
に繋げられたボディー端子を貫通する電流によるボディ
ーの多数キャリアの補充と排出は等速度で生じるため、
回路動作周波数並びに負荷容量の増加と共に電流駆動能
力が低下する問題は抑制されるものと考えられる。併せ
て、仮に電位変動の低周波極限すなわち定常状態におい
て、オフ・バイアス（ゲート電圧Ｖｇｓ＝０、かつドレ
イン電圧Ｖｄｓ＝ＶＤＤ（電源電圧））でのボディー電
位がおよそソース電位に固定されるのであれば、チャネ
ル不純物濃度を増加させる必要はなく、キャリア電界効
果移動度の減少は抑制できる。この結果、電流駆動能力
をいっそう向上させた部分空乏型ＳＯＩ ＭＯＳＦＥＴ
を有する半導体装置を提供することができる。
ボディーの端子をソースのそれに繋げて操作するＢＴＳ
（Body-Tied-to-Source ）操作においてもボディー−ボ
ディー端子間抵抗、回路動作周波数が共に十分高けれ
ば、回路動作中でのボディー電位は容量性結合を伴って
変動することになる。この時、仮にボディー端子を導通
する電流がキャリアの生成・再結合の電流よりも十分大
きければ、ボディーの多数キャリアの補充と排出は主に
ボディー端子電流に支配されることになる。ソース端子
に繋げられたボディー端子を貫通する電流によるボディ
ーの多数キャリアの補充と排出は等速度で生じるため、
回路動作周波数並びに負荷容量の増加と共に電流駆動能
力が低下する問題は抑制されるものと考えられる。併せ
て、仮に電位変動の低周波極限すなわち定常状態におい
て、オフ・バイアス（ゲート電圧Ｖｇｓ＝０、かつドレ
イン電圧Ｖｄｓ＝ＶＤＤ（電源電圧））でのボディー電
位がおよそソース電位に固定されるのであれば、チャネ
ル不純物濃度を増加させる必要はなく、キャリア電界効
果移動度の減少は抑制できる。この結果、電流駆動能力
をいっそう向上させた部分空乏型ＳＯＩ ＭＯＳＦＥＴ
を有する半導体装置を提供することができる。
【図１】本発明の基本的な実施形態に係る半導体装置の
要部構成を示しており、ＢＴＳ（Body-Tied-to-Source
）操作の部分空乏型ＳＯＩ ＭＯＳＦＥＴにおける要
部の断面図である。
要部構成を示しており、ＢＴＳ（Body-Tied-to-Source
）操作の部分空乏型ＳＯＩ ＭＯＳＦＥＴにおける要
部の断面図である。
【図２】（ａ），（ｂ）は、それぞれ本発明の第１実施
形態に係る半導体装置の要部構成を示しており、ＢＴＳ
（Body-Tied-to-Source ）操作の部分空乏型ＳＯＩ Ｍ
ＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は（ａ）の
２Ｂ−２Ｂ線に沿う断面図である。
形態に係る半導体装置の要部構成を示しており、ＢＴＳ
（Body-Tied-to-Source ）操作の部分空乏型ＳＯＩ Ｍ
ＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は（ａ）の
２Ｂ−２Ｂ線に沿う断面図である。
【図３】（ａ），（ｂ）は、それぞれ本発明の第２実施
形態に係る半導体装置の要部構成を示しており、ＢＴＳ
（Body-Tied-to-Source ）操作の部分空乏型ＳＯＩ Ｍ
ＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は（ａ）の
３Ｂ−３Ｂ線に沿う断面図である。
形態に係る半導体装置の要部構成を示しており、ＢＴＳ
（Body-Tied-to-Source ）操作の部分空乏型ＳＯＩ Ｍ
ＯＳＦＥＴに関する（ａ）は平面図、（ｂ）は（ａ）の
３Ｂ−３Ｂ線に沿う断面図である。
【図４】一般的なＳＯＩ ＭＯＳＦＥＴの構成を示す断
面図である。
面図である。
【図５】ＦＢ（Floating-Body ）操作の部分空乏型ＳＯ
Ｉ ＭＯＳＦＥＴの回路動作中における過渡ボディー電
位の変移を示す特性図である。
Ｉ ＭＯＳＦＥＴの回路動作中における過渡ボディー電
位の変移を示す特性図である。
【図６】本発明に関係するＢＴＳ（Body-Tied-to-Sourc
e ）操作の部分空乏型ＳＯＩＭＯＳＦＥＴの回路動作中
における過渡ボディー電位の変移を示す特性図である。
e ）操作の部分空乏型ＳＯＩＭＯＳＦＥＴの回路動作中
における過渡ボディー電位の変移を示す特性図である。
１０，２０…ＳＯＩ ＭＯＳＦＥＴ
１１，２１…埋め込み酸化膜
１２，２２…ボディー
１３，２３…チャネル部
１４，２４，３４…ソース領域
１５，２５，３５…ドレイン領域
１６，２６…ゲート絶縁膜
１７，２７…ゲート電極
１８，２８…エクステンション領域
１９，２９…サイドウォール（スペーサー）
１０１…ボディー端子
２０１，３０１…ボディー引き出し部
２０２…ソース及びボディーに共通のコンタクト
Ｗ１…ボディー引き出し部の幅
Ｌ１…ボディー引き出し部のオフセット長
Ｘ１…エクステンション領域の接合深さ
Ｘ２…ソース及びドレイン領域の接合深さ
Ｔ１…ボディーの厚み
Claims (5)
- 【請求項１】 絶縁膜上に形成されたシリコン単結晶に
ＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、 前記シリコン単結晶中のボディーとの間の抵抗を積極的
に高めたボディー端子を設け、このボディー端子をソー
ス端子に繋げることにより、回路動作中において、ボデ
ィーの過渡的な容量性結合を伴うＢＴＳ（Body-Tied-to
-Source ）操作のＳＯＩ ＭＯＳＦＥＴを有することを
特徴とする半導体装置。 - 【請求項２】 絶縁膜上に形成されたシリコン単結晶に
ＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、 以下の３つの条件を満足するＢＴＳ（Body-Tied-to-Sou
rce ）操作のＳＯＩＭＯＳＦＥＴを有することを特徴と
する半導体装置。 【数１】 - 【請求項３】 絶縁膜上に形成されたシリコン単結晶に
ＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、 前記シリコン単結晶中のボディーの端子導出用として不
純物が導入されたボディー引き出し部と、 前記ボディー引き出し部の不純物とボディーとの境界近
傍において空乏化現象を利用した抵抗因子部と、を具備
し、 以下の３つの条件を満足するＢＴＳ（Body-Tied-to-Sou
rce ）操作のＳＯＩＭＯＳＦＥＴを有することを特徴と
する半導体装置。 【数２】 - 【請求項４】 前記ＳＯＩ ＭＯＳＦＥＴは、前記シリ
コン単結晶中においてゲート電極近傍に設けられた接合
深さが前記ボディーの厚みより小さいエクステンション
領域を具備し、このエクステンション領域直下のボディ
ーの空乏層を前記抵抗因子部とすることを特徴とした請
求項３記載の半導体装置。 - 【請求項５】 前記ＳＯＩ ＭＯＳＦＥＴは、前記シリ
コン単結晶中において接合深さが前記ボディーの厚みよ
り小さいソース・ドレイン領域を具備し、ソース領域直
下のボディーの空乏層を前記抵抗因子部とすることを特
徴とした請求項３記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194935A JP2003008028A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置 |
| US10/183,888 US6835982B2 (en) | 2001-06-27 | 2002-06-27 | Semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194935A JP2003008028A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008028A true JP2003008028A (ja) | 2003-01-10 |
Family
ID=19032986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001194935A Pending JP2003008028A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6835982B2 (ja) |
| JP (1) | JP2003008028A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005038959A (ja) * | 2003-07-17 | 2005-02-10 | Seiko Epson Corp | 半導体装置 |
| WO2009093354A1 (ja) * | 2008-01-21 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体装置及び表示装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6784532B2 (en) * | 2002-07-31 | 2004-08-31 | Intel Corporation | Power/ground configuration for low impedance integrated circuit |
| US7109532B1 (en) * | 2003-12-23 | 2006-09-19 | Lee Zachary K | High Ion/Ioff SOI MOSFET using body voltage control |
| JP4965072B2 (ja) * | 2004-12-01 | 2012-07-04 | ラピスセミコンダクタ株式会社 | Ｓｏｉ半導体装置の製造方法 |
| US9653601B2 (en) * | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7612410B1 (en) * | 2005-08-08 | 2009-11-03 | Altera Corporation | Trigger device for ESD protection circuit |
| US8330186B2 (en) * | 2008-07-30 | 2012-12-11 | Maxpower Semiconductor, Inc. | Lateral devices containing permanent charge |
| US7601569B2 (en) * | 2007-06-12 | 2009-10-13 | International Business Machines Corporation | Partially depleted SOI field effect transistor having a metallized source side halo region |
| WO2010014281A1 (en) * | 2008-07-30 | 2010-02-04 | Maxpower Semiconductor Inc. | Semiconductor on insulator devices containing permanent charge |
| US8232603B2 (en) * | 2009-03-19 | 2012-07-31 | International Business Machines Corporation | Gated diode structure and method including relaxed liner |
| US20100308405A1 (en) * | 2009-06-08 | 2010-12-09 | International Business Machines Corporation | Mosfet on silicon-on-insulator with internal body contact |
| US7858469B1 (en) * | 2009-09-24 | 2010-12-28 | Altera Corporation | Method for forming a trigger device for ESD protection circuit |
| CN101916776B (zh) * | 2010-07-13 | 2015-07-22 | 中国科学院上海微系统与信息技术研究所 | 具有bts结构的soimos器件及其制作方法 |
| US11948978B2 (en) * | 2020-04-24 | 2024-04-02 | Qualcomm Incorporated | Field-effect transistors (FETs) employing edge transistor current leakage suppression to reduce FET current leakage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965213A (en) * | 1988-02-01 | 1990-10-23 | Texas Instruments Incorporated | Silicon-on-insulator transistor with body node to source node connection |
| US6020222A (en) * | 1997-12-16 | 2000-02-01 | Advanced Micro Devices, Inc. | Silicon oxide insulator (SOI) semiconductor having selectively linked body |
| US6353245B1 (en) * | 1998-04-09 | 2002-03-05 | Texas Instruments Incorporated | Body-tied-to-source partially depleted SOI MOSFET |
| DE69925078T2 (de) * | 1998-08-29 | 2006-03-09 | International Business Machines Corp. | SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung |
| US6586817B1 (en) | 2001-05-18 | 2003-07-01 | Sun Microsystems, Inc. | Device including a resistive path to introduce an equivalent RC circuit |
| US6583001B1 (en) | 2001-05-18 | 2003-06-24 | Sun Microsystems, Inc. | Method for introducing an equivalent RC circuit in a MOS device using resistive paths |
-
2001
- 2001-06-27 JP JP2001194935A patent/JP2003008028A/ja active Pending
-
2002
- 2002-06-27 US US10/183,888 patent/US6835982B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005038959A (ja) * | 2003-07-17 | 2005-02-10 | Seiko Epson Corp | 半導体装置 |
| JP4534440B2 (ja) * | 2003-07-17 | 2010-09-01 | セイコーエプソン株式会社 | 半導体装置 |
| WO2009093354A1 (ja) * | 2008-01-21 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体装置及び表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030025159A1 (en) | 2003-02-06 |
| US6835982B2 (en) | 2004-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040113 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051018 |