CN101950723B - 实现源体欧姆接触且基于soi的mos器件制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 32
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 19
- 238000005468 ion implantation Methods 0.000 abstract 2
- 210000000746 body region Anatomy 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Abstract
本发明公开了一种实现源体欧姆接触且基于SOI的MOS器件制作方法，先制作栅区，进行高剂量的源区和漏区轻掺杂，形成较高浓度的轻掺杂N型源区和轻掺杂N型漏区，之后在栅区周围制备侧墙隔离结构，进行源区和漏区离子注入，通过一道在源区位置设有开口的掩膜版，倾斜的进行重掺杂P离子注入，从而在源区与体区之间形成重掺杂的P型区，最后在源区的部分表面形成一层金属，通过热处理使金属与其下的Si材料反应生成硅化物。本发明通过硅化物与其旁边的重掺杂P区形成欧姆接触，释放基于SOI的MOS器件在体区积累的空穴，从而抑制基于SOI的MOS器件的浮体效应，并具有不增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
Description
技术领域
本发明涉及一种MOS(Metal Oxide Semiconductor)结构的制作方法，尤其是一种通过硅化物工艺实现源体欧姆接触且基于SOI的MOS器件制作方法，属于半导体制造技术领域。
背景技术
SOI(Silicon On Insulator)是指绝缘体上硅技术。在SOI技术中，器件仅制造于表层很薄的硅膜中，器件与衬底之间由一层隐埋氧化层隔开，正是这种结构使得SOI技术具有了体硅无法比拟的优点。寄生电容小，使得SOI器件拥有高速度和低功耗。基于SOI的CMOS器件的全介质隔离彻底消除了体硅CMOS器件的寄生闩锁效应，SOI全介质隔离使得SOI技术集成密度高以及抗辐照特性好。SOI技术广泛应用于射频、高压、抗辐照等领域。随着器件尺寸的不断缩小，SOI技术极有可能替代体硅成为Si技术的首选。
基于SOI的MOS根据有源体区是否耗尽分为部分耗尽MOS(PDSOI)和全耗尽MOS(FDSOI)。一般来说全耗尽基于SOI的MOS顶层硅膜会比较薄，薄膜SOI硅片成本高，另一方面全耗尽MOS阈值电压不易控制。因此目前普遍采用的还是部分耗尽MOS。
基于SOI的部分耗尽MOS的有源体区并未完全耗尽，使得体区处于悬空状态，碰撞电离产生的电荷无法迅速移走，这会导致基于SOI的MOS特有的浮体效应。对于基于SOI的NMOS沟道电子在漏端碰撞电离产生的电子-空穴对，空穴流向体区，基于SOI的MOS浮体效应导致空穴在体区积累，从而抬高体区电势，使得基于SOI的NMOS的阈值电压降低继而漏电流增加，导致器件的输出特性曲线IdVd有翘曲现象，这一现象称为Kink效应。Kink效应对器件和电路性能以及可靠性产生诸多不利的影响，在器件设计时应尽量抑制。对基于SOI的PMOS，由于空穴的电离率比较低，碰撞电离产生的电子-空穴对远低于SOI NMOS，因此基于SOI的PMOS中的Kink效应不明显。
为了解决部分耗尽NMOS，通常采用体接触(body contact)的方法将“体”接固定电位(源端或地)，如图1a-1b所示，为传统T型栅结构体接触，在T型栅的一端形成的P+注入区与栅下面的P型体区相连，MOS器件工作时，体区积累的载流子通过P+通道泄放，达到降低体区电势的目的，负面作用是造成工艺流程复杂化，寄生效应增加，降低了部分电学性能并且增大了器件面积。
鉴于此，本发明为了抑制基于SOI的MOS器件中的浮体效应，提出一种新型的MOS结构的制作工艺，该工艺简单易行与集成电路工艺相兼容。
发明内容
本发明要解决的技术问题在于提供一种实现源体欧姆接触且基于SOI的MOS器件制作方法，通过硅化物工艺有效抑制SOI浮体效应。
为了解决上述技术问题，本发明采用如下技术方案：
一种实现源体欧姆接触且基于SOI的MOS器件制作方法，包括以下步骤：
步骤一、在具有绝缘埋层的Si材料上制作浅沟槽隔离结构，隔离出有源区，并在有源区上制作栅区；
步骤二、进行高剂量的源区轻掺杂和漏区轻掺杂，形成高浓度的轻掺杂N型源区和轻掺杂N型漏区，所述高剂量的源区轻掺杂和漏区轻掺杂注入剂量达到1e15/cm2的量级，所述高浓度的轻掺杂N型源区和轻掺杂N型漏区的浓度达到1e19/cm3的量级；
步骤三、在所述栅区周围制备绝缘侧墙隔离结构，然后进行源区和漏区离子注入，形成N型Si材料源区和N型漏区，在它们之间形成体区；
步骤四、采用一道在所述N型Si材料源区的位置设有开口的掩膜版，经由该掩膜版以倾斜的方式进行大角度重掺杂P离子注入，控制P离子注入至所述N型Si材料源区与体区之间，从而形成重掺杂的P型区；进行所述大角度重掺杂P离子注入时以垂直于所述N型Si材料源区表面的竖直面为基准，倾斜角度在大于15度小于等于45度的范围内；
步骤五、在所述N型Si材料源区表面形成一层金属，然后通过热处理使该金属与其下的Si材料反应生成硅化物，直至生成的硅化物与所述绝缘埋层接触，而剩余的未与该金属反应的Si材料成为N型Si区，生成的硅化物和N型Si区构成N型源区，重掺杂的P型区与生成的硅化物形成欧姆接触，并分别与所述绝缘埋层、体区、N型源区的N型Si区和硅化物接触，最终完成MOS器件结构。
进一步地，步骤一中，在制作所述栅区之前可以先对Si材料进行P离子注入。步骤四中，所述倾斜角度优选为35度。步骤五中，所述金属选自Co、Ti中的一种。所述热处理优选为采用炉管退火工艺，所述热处理的温度为700-900℃，时间为60-90秒。
本发明公开的实现源体欧姆接触且基于SOI的MOS器件制作方法，其有益效果在于：利用倾斜角度离子注入的方法以及硅化物工艺，在源区的N型S i区下方，硅化物与体区之间形成了重掺杂的P型区，使源区硅化物与该重掺杂P区形成欧姆接触，释放基于SOI的MOS器件在体区积累的空穴，从而抑制基于SOI的MOS器件的浮体效应。本发明在有效抑制浮体效应的同时，还具有不会增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
附图说明
图1a为背景技术中采用体接触方法抑制浮体效应的MOS结构俯视示意图；
图1b为背景技术中采用体接触方法抑制浮体效应的MOS结构剖面示意图；
图2a-2e为利用本发明方法制备MOS器件结构的工艺流程示意图。
具体实施方式
下面结合附图进一步说明本发明，为了示出的方便附图并未按照比例绘制。
如图2e所示，一种抑制SOI浮体效应的MOS器件结构，包括：衬底10、位于衬底10之上的绝缘埋层20、位于绝缘埋层20之上的有源区、位于所述有源区之上的栅区以及位于所述有源区周围的浅沟槽隔离(STI)结构30。
所述有源区包括：体区70、N型源区、N型漏区40、重掺杂P型区60；所述N型源区由硅化物51和与之相连的N型Si区52两部分组成；所述N型源区和N型漏区40分别位于体区70两端；重掺杂P型区60位于所述N型源区的N型Si区52下方，硅化物51与体区70之间，被硅化物51、绝缘埋层20、体区70以及N型Si区52包围，而不与浅沟槽隔离结构30接触。
其中，所述栅区包括栅介质层81和位于所述栅介质层81上的栅电极82。在所述栅区周围设有绝缘侧墙隔离结构90。有源区主要采用Si材料。其中体区70可采用P型的Si材料。N型漏区40采用N型的Si材料。绝缘埋层20可采用二氧化硅或氮化硅材料，在本发明一具体例子中可采用二氧化硅，即为埋层氧化层(BOX)。硅化物51可以是任何导电的硅化物(例如硅化钴、硅化钛)，使其可以与旁边的重掺杂P型区60形成欧姆接触，用于释放基于SOI的MOS器件在体区积累的空穴，从而抑制基于SOI的MOS器件的浮体效应。由于浮体效应导致的Kink效应在基于SOI的PMOS中不明显，因此本发明的方案主要是针对基于SOI的NMOS器件。
上述抑制SOI浮体效应的MOS器件结构的制作方法，如图2a-2e所示，包括以下步骤：
步骤一、如图2a，在具有绝缘埋层20的Si材料(SOI)上制作浅沟槽隔离结构30，隔离出有源区700，并在有源区700上制作栅区，即在有源区700上依次制作栅介质层81、栅电极82，其中栅电极82可采用多晶硅材料。在制作栅区之前可以先对有源区进行P离子注入用于调节阈值电压。
步骤二、如图2b，进行高剂量的源区轻掺杂(LDS)和漏区轻掺杂(LDD)，在这一步骤中，与传统的LDD/LDS不同之处在于：本发明实际的轻掺杂源漏N型注入剂量达到1e15/cm2的量级，所以可以称之为高掺杂源漏了，由此形成的轻掺杂N型源区500和轻掺杂N型漏区400具有较高的掺杂浓度，它们实际的浓度达到1e19/cm3。然而为了与源漏注入区别，这道工艺还是援引业界一直采用的名称LDD/LDS。
步骤三、如图2c，在栅区周围制作侧墙隔离结构90，可采用氧化硅或氮化硅等材料。由于在步骤二中采用了高剂量的LDD/LDS工艺，保证了沟道电流依然从源端通过N型的LDS流出，另一方面保证低的源漏电阻，所以在这一步骤中仅需要进行一次源区和漏区离子注入，形成N型Si材料源区50和N型漏区40，而不需要二次侧墙工艺来进行二次源漏注入。这样在N型Si材料源区50和N型漏区40之间形成体区70。
步骤四、如图2d，采用一道在所述N型Si材料源区50的位置设有开口的掩膜版，经由该掩膜版以倾斜的方式进行大角度重掺杂P离子注入，控制P离子注入至所述N型Si材料源区50与体区70之间，从而形成重掺杂的P型区60；进行所述大角度重掺杂P离子注入时以垂直于所述N型Si材料源区50表面的竖直面为基准，倾斜角度在大于15度小于等于45度的范围内，优选35度。
步骤五、在N型Si材料源区50露出的表面形成一层金属，例如Co、Ti，然后通过热处理使该金属与其下的Si材料反应生成硅化物51，直至生成的硅化物51与所述绝缘埋层20接触，而剩余的未与该金属反应的Si材料成为N型Si区52。热处理可采用炉管退火工艺，温度为700-900℃，优选800℃，退火时间为60-90秒，优选80秒。Co与Si反应生成的硅化物51为硅化钴，Ti与Si反应生成硅化钛。生成的硅化物51和N型Si区52构成N型源区，重掺杂的P型区60与生成的硅化物51形成欧姆接触，并分别与所述绝缘埋层20、体区70、N型源区的N型Si区52和硅化物51接触，最终完成如图2e所示的MOS器件结构。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。
Claims (6)
1.一种实现源体欧姆接触且基于SOI的MOS器件制作方法，其特征在于，包括以下步骤：
步骤一、在具有绝缘埋层的Si材料上制作浅沟槽隔离结构，隔离出有源区，并在有源区上制作栅区；
步骤二、进行高剂量的源区轻掺杂和漏区轻掺杂，形成高浓度的轻掺杂N型源区和轻掺杂N型漏区，所述高剂量的源区轻掺杂和漏区轻掺杂注入剂量达到1e15/cm2的量级，所述高浓度的轻掺杂N型源区和轻掺杂N型漏区的浓度达到1e19/cm3的量级；
步骤三、在所述栅区周围制备绝缘侧墙隔离结构，然后进行源区和漏区离子注入，形成N型Si材料源区和N型漏区，在它们之间形成体区；
步骤四、采用一道在所述N型Si材料源区的位置设有开口的掩膜版，经由该掩膜版以倾斜的方式进行大角度重掺杂P离子注入，控制P离子注入至所述N型Si材料源区与体区之间，从而形成重掺杂的P型区；进行所述大角度重掺杂P离子注入时以垂直于所述N型Si材料源区表面的竖直面为基准，倾斜角度在大于15度小于等于45度的范围内；
步骤五、在所述N型Si材料源区表面形成一层金属，然后通过热处理使该金属与其下的Si材料反应生成硅化物，直至生成的硅化物与所述绝缘埋层接触，而剩余的未与该金属反应的Si材料成为N型Si区，生成的硅化物和N型Si区构成N型源区，重掺杂的P型区与生成的硅化物形成欧姆接触，并分别与所述绝缘埋层、体区、N型源区的N型Si区和硅化物接触，最终完成MOS器件结构。
2.根据权利要求1所述实现源体欧姆接触且基于SOI的MOS器件制作方法，其特征在于：步骤一中，在制作所述栅区之前先对有源区进行P离子注入。
3.根据权利要求1所述实现源体欧姆接触且基于SOI的MOS器件制作方法，其特征在于：步骤四中，所述倾斜角度为35度。
4.根据权利要求1所述实现源体欧姆接触且基于SOI的MOS器件制作方法，其特征在于：步骤五中，所述金属选自Co、Ti中的一种。
5.根据权利要求1所述实现源体欧姆接触且基于SOI的MOS器件制作方法，其特征在于：步骤五中，所述热处理采用炉管退火工艺。
6.根据权利要求1所述实现源体欧姆接触且基于SOI的MOS器件制作方法，其特征在于：步骤五中，所述热处理的温度为700-900℃，时间为60-90秒。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010102203905A CN101950723B (zh) | 2010-07-06 | 2010-07-06 | 实现源体欧姆接触且基于soi的mos器件制作方法 |
| PCT/CN2010/076683 WO2012003659A1 (zh) | 2010-07-06 | 2010-09-07 | 实现源体欧姆接触的soimos器件制作方法 |
| US13/131,126 US8354310B2 (en) | 2010-07-06 | 2010-09-07 | SOI MOS device having a source/body ohmic contact and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010102203905A CN101950723B (zh) | 2010-07-06 | 2010-07-06 | 实现源体欧姆接触且基于soi的mos器件制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101950723A CN101950723A (zh) | 2011-01-19 |
| CN101950723B true CN101950723B (zh) | 2012-04-11 |
Family
ID=43454167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010102203905A Expired - Fee Related CN101950723B (zh) | 2010-07-06 | 2010-07-06 | 实现源体欧姆接触且基于soi的mos器件制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN101950723B (zh) |
| WO (1) | WO2012003659A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8354310B2 (en) | 2010-07-06 | 2013-01-15 | Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences | SOI MOS device having a source/body ohmic contact and manufacturing method thereof |
| CN103311250A (zh) * | 2013-05-23 | 2013-09-18 | 中国科学院上海微系统与信息技术研究所 | 一种六晶体管静态随机存储器单元 |
| CN103325788B (zh) * | 2013-06-18 | 2016-03-23 | 中国科学院上海微系统与信息技术研究所 | 一种八晶体管静态随机存储器单元 |
| CN109119464B (zh) * | 2018-10-24 | 2023-08-29 | 创智联慧(重庆)科技有限公司 | 一种新型离子注入型pd soi器件及其制备方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441434B1 (en) * | 2000-03-31 | 2002-08-27 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator body-source contact and method |
| JP4614522B2 (ja) * | 2000-10-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2003303968A (ja) * | 2002-04-08 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100529455B1 (ko) * | 2003-07-23 | 2005-11-17 | 동부아남반도체 주식회사 | 부분 공핍형 ｓｏｉ 모스 트랜지스터 및 그 제조 방법 |
| CN100342549C (zh) * | 2004-02-20 | 2007-10-10 | 中国科学院上海微系统与信息技术研究所 | 局部绝缘体上的硅制作功率器件的结构及实现方法 |
| JP5172083B2 (ja) * | 2004-10-18 | 2013-03-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法、並びにメモリ回路 |
| CN1779989A (zh) * | 2005-09-23 | 2006-05-31 | 中国科学院上海微系统与信息技术研究所 | 抗辐射加固的特殊体接触绝缘体上硅场效应晶体管及制备方法 |
| US20080150026A1 (en) * | 2006-12-26 | 2008-06-26 | International Business Machines Corporation | Metal-oxide-semiconductor field effect transistor with an asymmetric silicide |
| CN101231956A (zh) * | 2007-01-24 | 2008-07-30 | 中国科学院微电子研究所 | 一种实现部分耗尽绝缘体上硅器件体接触的方法 |
| US7410876B1 (en) * | 2007-04-05 | 2008-08-12 | Freescale Semiconductor, Inc. | Methodology to reduce SOI floating-body effect |
| US20090250754A1 (en) * | 2008-04-02 | 2009-10-08 | United Microelectronics Corp. | Partially depleted silicon-on-insulator metal oxide semiconductor device |
-
2010
- 2010-07-06 CN CN2010102203905A patent/CN101950723B/zh not_active Expired - Fee Related
- 2010-09-07 WO PCT/CN2010/076683 patent/WO2012003659A1/zh active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN101950723A (zh) | 2011-01-19 |
| WO2012003659A1 (zh) | 2012-01-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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