CN101872737A - 一种抑制soi浮体效应的mos结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种抑制SOI浮体效应的MOS结构，其包括：衬底、位于衬底之上的埋层绝缘层、位于埋层绝缘层之上的有源区；所述有源区包括体区、分别位于体区两端的第一导电类型源区和第一导电类型漏区；在体区之上设有栅区，其中，所述有源区还包括位于第一导电类型源区与埋层绝缘层之间的重掺杂第二导电类型区。制作本结构时，可通过掩膜版向第一导电类型源区的位置进行离子注入，使第一导电类型源区下部、埋层绝缘层之上的区域形成重掺杂第二导电类型区。本发明在有效抑制浮体效应的同时，具有不会增加芯片面积，制造工艺与常规CMOS工艺相兼容等优点。

Description

一种抑制SOI浮体效应的MOS结构及其制作方法
技术领域
本发明涉及一种MOS(Metal Oxide Semiconductor)结构及其制作方法，尤其是一种可以有效抑制SOI浮体效应的MOS结构及其制作方法，属于半导体制造技术领域。
背景技术
SOI(Silicon On Insulator)是指绝缘体上硅技术。在SOI技术中，器件仅制造于表层很薄的硅膜中，器件与衬底之间由一层隐埋氧化层隔开，正是这种结构使得SOI技术具有了体硅无法比拟的优点。寄生电容电容小，使得SOI器件拥有高速度和低功耗。SOI CMOS器件的全介质隔离彻底消除了体硅CMOS器件的寄生闩锁效应，SOI全介质隔离使得SOI技术集成密度高以及抗辐照特性好。SOI技术广泛应用于射频、高压、抗辐照等领域。随着器件尺寸的不断缩小，SOI技术极有可能替代体硅成为SOI技术的首选。
SOI MOS根据有源体区是否耗尽分为部分耗尽SOI MOS(PDSOI)和全耗尽SOI MOS(FDSOI)。一般来说全耗尽SOI MOS顶层硅膜会比较薄，薄膜SOI硅片成本高，另一方面全耗尽SOI MOS阈值电压不易控制。因此目前普遍采用的还是部分耗尽SOI MOS。
部分耗尽SOI MOS的有源体区并未完全耗尽，使得体区处于悬空状态，碰撞电离的产生的电荷无法迅速移走，这会导致SOI MOS特有的浮体效应。对于SOINMOS沟道电子在漏端碰撞电离产生的电子-空穴对，空穴流向体区，SOI MOS浮体效应导致空穴在体区积累，从而抬高体区电势，使得SOI NMOS的阈值电压降低继而漏电流增加，导致器件的输出特性曲线IdVd有翘曲现象，这一现象称为Kink效应。Kink效应对器件和电路性能以及可靠性产生诸多不利的影响，在器件设计时应尽量抑制。对SOI PMOS，由于空穴的电离率比较低，碰撞电离产生的电子-空穴对远低于SOI NMOS，因此SOI PMOS中的Kink效应不明显。
为了解决部分耗尽SOI NMOS，通常采用体接触(body contact)的方法将“体”接固定电位(源端或地)，如图1a-1b所示，为传统T型栅结构体接触，在T型栅的一端形成的P+注入区与栅下面的P型体区相连，MOS器件工作时，体区积累的载流子通过P+通道泄放，达到降低体区电势的目的，负面作用是造成工艺流程复杂化，寄生效应增加，降低了部分电学性能并且增大了器件面积。
鉴于此，本发明为了抑制SOI MOS器件中的浮体效应，提出一种新型的MOS结构。
发明内容
本发明要解决的技术问题在于提供一种有效抑制SOI浮体效应的MOS结构以及相关制作方法。
为了解决上述技术问题，本发明采用如下技术方案：
一种抑制SOI浮体效应的MOS结构，包括：衬底、位于所述衬底之上的埋层绝缘层、位于所述埋层绝缘层之上的有源区；所述有源区包括体区、分别位于所述体区两端的第一导电类型源区和第一导电类型漏区；所述体区之上设有栅区，其特征在于：所述有源区还包括位于所述第一导电类型源区与所述埋层绝缘层之间的重掺杂第二导电类型区，所述重掺杂第二导电类型区分别与所述第一导电类型源区、所述埋层绝缘层以及所述体区相接触。
本发明还提供一种形成所述重掺杂第二导电类型区的方法：通过设有开口的掩膜版向所述第一导电类型源区的位置进行离子注入，使所述第一导电类型源区下部、埋层绝缘层之上的区域形成重掺杂第二导电类型区。
本结构的特点是在源区下方存在重掺杂的P型区，源区下方的重掺杂P区与重掺杂的N型源区形成隧道结，从而使得SOI MOS发生Kink的电压推至工作电压之后，这样浮体效应不会影响器件的工作，并且不会增加栅电容。本发明在有效抑制浮体效应的同时，还具有不会增加芯片面积，制造工艺与常规CMOS工艺相兼容等优点。
附图说明
图1a为背景技术中采用体接触方法抑制浮体效应的MOS结构俯视示意图；
图1b为背景技术中采用体接触方法抑制浮体效应的MOS结构剖面示意图；
图2为本发明的抑制浮体效应的MOS结构剖面示意图；
图3为实施例一中抑制浮体效应的MOS结构的制作方法示意图；
图4为实施例二中抑制浮体效应的MOS结构的制作方法示意图；
图5为实施例三中抑制浮体效应的MOS结构的制作方法示意图；
图6为本发明的有效抑制浮体效应的MOS结构以及普通MOS结构的输出特性曲线IdVd。
具体实施方式
下面结合附图进一步说明本发明，为了示出的方便附图并未按照比例绘制。
如图2所示，一种抑制浮体效应的MOS结构，包括：衬底100、位于所述衬底100之上的埋层绝缘层200、位于所述埋层绝缘层200之上的有源区；所述有源区周围设有浅沟槽隔离(STI)结构300将其隔离。所述有源区包括体区400、分别位于所述体区400两端的第一导电类型源区401和第一导电类型漏区402；在所述体区400之上设有栅区；所述有源区还包括位于所述第一导电类型源区401与所述埋层绝缘层200之间的重掺杂第二导电类型区403，所述重掺杂第二导电类型区403分别与所述第一导电类型源区401、所述埋层绝缘层200以及所述体区400接触。所述栅区包括栅介质层501和位于所述栅介质层501上的栅电极500。在所述栅区周围还设有绝缘体介质侧墙隔离结构502。
所述第一导电类型源区401采用重掺杂的N型(N+)半导体材料；所述第一导电类型漏区402也采用重掺杂的N型(N+)半导体材料。所述重掺杂第二导电类型区403采用重掺杂的P型(P+)半导体材料。所述体区400采用P型半导体材料。有源区的半导体材料可以是Si或Ge等材料。所述埋层绝缘层200为埋层氧化层(BOX)，即二氧化硅层。
形成所述重掺杂第二导电类型区403的方法可为：通过掩膜版(Mask)在所述第一导电类型源区401的位置开口，对所述第一导电类型源区401的位置进行离子注入，使源区401下部、埋层绝缘层200之上的区域形成重掺杂第二导电类型区403。对于NMOS结构(第一导电类型为N型，第二导电类型为P型)，采用P型离子注入，实施例中采用硼离子注入，注入能量为9Kev，剂量为3E15/cm2。
本发明公开的这种抑制浮体效应的MOS结构N型源区与其下面的P型区形成PN结，该PN结两边均为重掺杂，杂质浓度大，势垒区很薄，由于量子力学的隧道效应，PN结容易形成隧道结。隧道结与普通PN结不同的地方在于：隧道结的正向电流一开始就随正向电压的增加而迅速上升达到一个极大值，这个时候的电流主要是隧道电流；随后电压增加，电流反而减小达到一个极小值；随后与普通PN结一致正向电流随着电压的增加而增加。对于本发明中的隧道结，一开始的隧道电流可以把SOI MOS浮体效应积累的电荷导出去一部分，当隧道结的特性进入到普通PN结区时，SOI MOS的体区还是会积累电荷，所以该结构可以使SOI MOS发生Kink的电压推后，只要调节工艺可以使SOI MOS发生Kink的电压推至工作电压之后，这样浮体效应就不会影响器件的工作。
实施例一
本实施例提供一种制作抑制浮体效应的MOS结构的方法，如图3所示，包括如下步骤：
首先，在具有埋层绝缘层200的半导体材料上(SOI或GOI等)制作浅沟槽隔离结构300，隔离出有源区，并在有源区进行P离子注入；然后，增加一道掩膜版，掩膜版在第一导电类型源区401的位置开口，经由掩膜版垂直地进行重掺杂P离子注入，形成重掺杂的P型区；之后制作栅介质层501、栅电极500，进行源区轻掺杂(LDS)、漏区轻掺杂(LDD)，最后进行源区、漏区N离子注入，形成第一导电类型源区401和第一导电类型漏区402，在他们之间形成体区400，在第一导电类型源区401和埋层绝缘层200之间的重掺杂的P型区形成重掺杂第二导电类型区403。在栅区周围还制作有绝缘体介质侧墙隔离结构502。
实施例二
本实施例提供另一种制作抑制浮体效应的MOS结构的方法，如图4所示，包括如下步骤：
首先，在具有埋层绝缘层200的半导体材料上(SOI或GOI等)制作浅沟槽隔离结构300，隔离出有源区，并在有源区进行P离子注入；之后制作栅介质层501、栅电极500，进行源区轻掺杂(LDS)、漏区轻掺杂(LDD)；然后，增加一道掩膜版，掩膜版在第一导电类型源区401的位置开口，经由掩膜版垂直地进行重掺杂P离子注入，在轻掺杂的源区(LDS)下方形成重掺杂的P型区；最后进行源区、漏区N离子注入，形成第一导电类型源区401和第一导电类型漏区402，在他们之间形成体区400，在第一导电类型源区401和埋层绝缘层200之间的重掺杂的P型区形成重掺杂第二导电类型区403。在栅区周围还制作有绝缘体介质侧墙隔离结构502。
实施例三
本实施例提供第三种制作抑制浮体效应的MOS结构的方法，如图5所示，该方法在具有埋层绝缘层200的半导体材料上(SOI或GOI等)形成了体区400、分别位于所述体区400两端的第一导电类型源区401和第一导电类型漏区402、以及位于所述体区400之上的栅区(栅介质层501、栅电极500、绝缘体介质侧墙隔离结构502)之后，增加一道掩膜版，经由掩膜版对所述第一导电类型源区401垂直地进行离子注入，使源区401下部，埋层绝缘层200之上的区域形成重掺杂第二导电类型区403。
为了分析本发明MOS结构的性能，对该结构进行了仿真模拟，模拟结果显示本发明能有效抑制SOI上MOS结构的浮体效应。图6为0.13微米器件的Id-Vd特性曲线对比图，图中虚线表示的是传统SOI上MOS器件的特性曲线，可以看到明显的Kink效应，而实线表示的是本发明SOI上MOS器件的特性曲线，可见曲线发生翘曲的电压推至工作电压之后，也就是说在器件的工作电压处，翘曲度明显减小，Kink效应得到抑制。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。

Claims (11)

1.一种抑制SOI浮体效应的MOS结构，包括：衬底、位于所述衬底之上的埋层绝缘层、位于所述埋层绝缘层之上的有源区；所述有源区包括体区、分别位于所述体区两端的第一导电类型源区和第一导电类型漏区；所述体区之上设有栅区，其特征在于：
所述有源区还包括位于所述第一导电类型源区与所述埋层绝缘层之间的重掺杂第二导电类型区，所述重掺杂第二导电类型区分别与所述第一导电类型源区、所述埋层绝缘层以及所述体区相接触。
2.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
所述有源区周围设有浅沟槽隔离结构。
3.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
所述栅区包括栅介质层和位于所述栅介质层上的栅电极。
4.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
在所述栅区周围还设有绝缘体介质侧墙隔离结构。
5.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
所述第一导电类型源区采用重掺杂的N型半导体材料。
6.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
所述第一导电类型漏区采用重掺杂的N型半导体材料。
7.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
所述重掺杂第二导电类型区采用重掺杂的P型半导体材料。
8.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
所述体区采用P型半导体材料。
9.根据权利要求1所述一种抑制SOI浮体效应的MOS结构，其特征在于：
所述埋层绝缘层为埋层氧化层。
10.一种形成权利要求1所述的重掺杂第二导电类型区的方法，其特征在于：
通过设有开口的掩膜版向所述第一导电类型源区的位置进行离子注入，使所述第一导电类型源区下部、埋层绝缘层之上的区域形成重掺杂第二导电类型区。
11.根据权利要求10所述一种形成权利要求1所述的重掺杂第二导电类型区的方法，其特征在于：所述离子注入采用P型离子注入。
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