CN103000671A - Mosfet及其制造方法 - Google Patents
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Abstract
本申请公开了一种MOSFET及其制造方法，其中MOSFET包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区。该MOSFET可以通过改变补偿注入区中的掺杂类型和掺杂浓度而实现对阈值电压的调节。
Description
技术领域
本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。而且，在包含不同栅长的MOSFET的集成电路中，虽然背栅的高掺杂浓度对于较短栅长的MOSFET而言可以有效地抑制短沟道效应，但对于较长栅长的MOSFET而言却可能导致过高的阈值电压。因而，希望针对不同栅长的MOSFET调节阈值电压。
沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。
因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈值电压，而且不会劣化器件的性能。
发明内容
本发明的目的是提供一种利用背栅调节阈值电压的MOSFET。
根据本发明的一方面，提供一种MOSFET，包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区。在一个实施例中，所述MOSFET还包括补偿注入区，所述补偿注入区位于所述沟道区下方且嵌于所述背栅的第二掺杂区中，在形成所述补偿注入区时使用的掺杂剂的掺杂类型与所述背栅的掺杂类型相反。
优选地，在本发明的MOSFET中，所述背栅的掺杂类型与MOSFET的类型相同或相反。
优选地，在本发明的MOSFET中，位于所述沟道区下方的所述背栅的掺杂浓度朝着所述沟道区的中心逐渐减小或逐渐增大。
优选地，在本发明的MOSFET中，所述背栅中的掺杂浓度为1x1017/cm3至1x1020/cm3。
优选地，在本发明的MOSFET中，所述背栅邻接于所述绝缘埋层。
优选地，在本发明的MOSFET中，所述MOSFET还包括补偿注入区，所述补偿注入区位于所述沟道区下方且嵌于所述背栅的第二掺杂区中。
优选地，在本发明的MOSFET中，所述补偿注入区的掺杂类型与MOSFET的类型相同或相反。
优选地，在本发明的MOSFET中，所述补偿注入区的掺杂浓度比背栅的掺杂浓度低。
优选地，在本发明的MOSFET中，所述补偿注入区中的掺杂浓度为1x1015/cm3至1x1018/cm3。
优选地，在本发明的MOSFET中，所述MOSFET还包括用于将所述MOSFET和相邻的MOSFET隔开的隔离区，所述隔离区的深度深于所述背栅。
根据本发明的另一方面，提供一种制造MOSFET的方法，包括：提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；执行第一次背栅离子注入，第一次背栅离子注入是深注入并在所述半导体衬底中形成背栅的第一注入区；在所述半导体层上形成假栅；执行第二次背栅离子注入，第二次背栅离子注入是浅注入并在所述半导体衬底中形成背栅的第二注入区；执行源/漏离子注入，在所述半导体层中形成源区和漏区；去除所述假栅以形成栅极开口；经所述栅极开口，执行补偿离子注入，以形成补偿注入区，所述补偿注入区嵌于所述背栅的第二注入区中；在所述栅极开口中形成栅叠层。在一个实施例中，在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型相同，而在补偿离子注入中采用的掺杂剂的掺杂类型与在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型相反。
优选地，在本发明的方法中，所述第一次背栅离子注入的注入剂量为1x1013/cm2至1x1015/cm2。
优选地，在本发明的方法中，所述第二次背栅离子注入的注入剂量为1x1013/cm2至1x1015/cm2。
优选地，在本发明的方法中，在所述第二次背栅离子注入中，按照与SOI晶片的主表面垂直的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度小于所述半导体衬底中的其他部分的掺杂浓度。
优选地，在本发明的方法中，在所述第二次背栅离子注入中，按照与SOI晶片的主表面倾斜的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度大于所述半导体衬底中的其他部分的掺杂浓度。
优选地，在本发明的方法中，在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型相同。
优选地，在本发明的方法中，在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型与MOSFET的类型相同或相反。
优选地，在本发明的方法中，通过在所述栅极开口的内壁上形成侧墙以减小所述栅极开口的宽度，经宽度减小的所述栅极开口执行所述补偿离子注入。这里的离子注入是通过自对准的方式实现的。
优选地，在本发明的方法中，所述补偿离子注入的注入剂量为1x1013/cm2至1x1015/cm2。
优选地，在本发明的方法中，在补偿离子注入中采用的掺杂剂的掺杂类型与MOSFET的类型相同或相反。
优选地，在本发明的方法中，在补偿离子注入中采用的掺杂剂的掺杂类型与在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型相反。
优选地，在本发明的方法中，还包括形成用于将所述MOSFET和相邻的MOSFET隔开的隔离区的步骤，所述隔离区的深度深于所述背栅。
本发明的MOSFET包括在半导体衬底中形成的背栅。在向背栅施加偏置电压时，产生的偏置电场穿过绝缘埋层作用在沟道上，从而可以利用不同掺杂类型的背栅对阈值电压产生不同的调节作用(即提高阈值电压或减小阈值电压)。
本发明的MOSFET的优选实施例包括在背栅中形成的位于沟道区下方的补偿注入区，利用补偿注入区局部地减小背栅的掺杂浓度，从而抑制对阈值电压的过度调节(即过高的阈值电压或过低的阈值电压)。
本发明的MOSFET的优选实施例包括在长栅长的MOSFET中形成的补偿注入区，以及在短栅长的MOSFET中未形成补偿注入区，或者其补偿注入区的掺杂浓度比长栅长的器件的补偿注入区的掺杂浓度更高，从而可以对长栅长的器件和短栅长的器件产生不同的调节作用。例如，对于长栅长的器件，可以利用补偿注入区完全抑制背栅的调节作用，对于短栅长的器件，可以未形成补偿注入区，从而仍然利用背栅的调节作用提高阈值电压，抑制短沟道效应。
此外，在半导体衬底上包括多个MOSFET时，可以使用公共的背栅并形成一个接触，从而可以节省用于为每一个MOSFET的背栅提供接触的芯片面积(footprint)。
附图说明
图1至11示意性地示出了根据本发明的制造MOSFET的方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的优选实施例，执行图1至11所示的制造MOSFET的以下步骤。
参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、绝缘埋层12和半导体层13。半导体层13的厚度例如约为5nm-20nm，如10nm、15nm，并且，绝缘埋层12的厚度例如约为5nm-30nm，如10nm、15nm、20nm或25nm。
半导体衬底11的一部分将用于提供MOSFET的背栅。半导体衬底11材料可为体硅、或SiGe、Ge等IV族半导体材料、或III族-V族化合物半导体(如，砷化镓)材料。
绝缘埋层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。
半导体层13将用于提供MOSFET的源区和漏区以及沟道区。半导体层13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成，本实施例中，半导体层13可为单晶Si或SiGe。
形成SOI晶片的工艺是已知的。例如，可以使用SmartCutTM(称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的绝缘埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。
然后，执行图案化操作，在半导体层13中形成沟槽，并在其中填充绝缘材料，从而形成浅沟槽隔离区(STI)14，以限定MOSFET的有源区，如图2所示。
该图案化操作可以包括以下步骤：通过包含曝光和显影的光刻工艺，在半导体层13上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除半导体层13的暴露部分，该蚀刻步骤停止在绝缘埋层12的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
然后，向半导体衬底11中进行第一次背栅离子注入，如图3所示。由于半导体层13和绝缘埋层12的总厚度仅为约10nm-50nm，因此，注入的离子可以容易地穿过这些层而进入半导体衬底11中。可以通过调节离子注入的能量和剂量，以控制注入的深度，使得注入离子主要分布在半导体衬底11中。
第一次背栅离子注入是深注入，获得的第一掺杂区15至少占据将要形成的背栅的下部区域。第一掺杂区15可以分布在半导体衬底11的上部，可以与绝缘埋层12相接，也可以与上层的绝缘埋层12相距一定距离，而不直接邻接(未示出)。
在第一次背栅离子注入步骤中注入的掺杂剂类型可以是N型或P型。如果希望提高器件的阈值电压，则掺杂剂类型与MOSFET的类型相反，对于N型MOSFET，第一掺杂区15是P型，对于P型MOSFET，第一掺杂区15是N型。如果希望减小器件的阈值电压，则反之。
P型掺杂剂例如包括硼(B或BF2)、铟(In)或其组合。N型掺杂剂例如包括砷(As)、磷(P)或其组合。
在第一次背栅离子注入步骤中注入的掺杂剂的注入剂量可以根据工艺现状和产品要求来选择，例如可以为1x1013/cm2至1x1015/cm2。此时，第一掺杂区15的掺杂浓度为1x1017/cm3至1x1020/cm3。
然后，在半导体层13上形成假栅叠层，如图4所示。该假栅叠层可包括厚度约为1nm-4nm的栅介质层16和厚度约为30nm-100nm的假栅导体17(在替代的实施例中，也可以不包括栅介质层16)。用于形成假栅叠层的沉积工艺和图案化工艺是已知的，其中，假栅导体17通常图案化为条状。
栅介质层16可以由氧化物、氧氮化物、高K材料(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合)或其组合组成。假栅导体17可以由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成(在替代的实施例中，也可以包括氧化硅、氮氧化硅或氮化硅等绝缘材料)。
沟道区包括半导体层13的位于假栅叠层下方的一部分(未示出)，优选为不掺杂，或者是自掺杂的，或者在先前独立的离子注入步骤中进行掺杂。
然后，向半导体衬底11中进行第二次背栅离子注入，如图5所示。由于栅介质层16、半导体层13和绝缘埋层12的总厚度仅为约10nm-50nm，因此，注入的离子可以容易地穿过这些层而进入半导体衬底11中。可以通过调节离子注入的能量和剂量，以控制注入的深度，使得注入离子主要分布在半导体衬底11中。
相对于第一次背栅离子注入，第二次背栅离子注入是浅注入，获得的第二掺杂区18至少占据将要形成的背栅的上部区域。第二掺杂区18位于第一掺杂区15上方或位于其上部区域，并且可以分布在半导体衬底11的上部，可以与绝缘埋层12相接，也可以与上层的绝缘埋层12相距一定距离，而不直接邻接(未示出)。
第一掺杂区15和第二掺杂区18一起构成了掺杂浓度不均匀分布的背栅。
由于假栅导体17的阻挡，使得注入离子的分布受到离子注入的角度的影响。如果在所述第二次背栅离子注入中，按照与SOI晶片的主表面垂直的方向注入离子，则在所述假栅导体17下方的所述半导体衬底11中的掺杂浓度小于所述半导体衬底11中的其他部分的掺杂浓度(参见图5)。如果在所述第二次背栅离子注入中，按照与SOI晶片的主表面倾斜的方向注入离子，则在所述假栅下方的所述半导体衬底中的掺杂浓度大于所述半导体衬底中的其他部分的掺杂浓度(未示出)。
在第二次背栅离子注入步骤中注入的掺杂剂类型与第一次背栅离子注入步骤中注入的掺杂剂类型相同。掺杂剂的注入剂量可以根据工艺现状和产品要求来选择，例如可以为1x1013/cm2至1x1015/cm2。此时，位于所述沟道区下方以外的所述背栅中的掺杂浓度为1x1017/cm3至1x1021/cm3。位于所述沟道区下方的所述背栅中的掺杂浓度为1x1015/cm3至1x1018/cm3。
优选地，在第二次背栅离子注入步骤之后，可以进行短时间的离子注入退火(即“尖峰”退火)，例如激光、电子束或红外辐照等，以修复晶格损伤并激活注入的掺杂剂。离子注入退火使得注入的掺杂剂再一次扩散，形成向假栅导体17下方的横向延伸的掺杂分布。
由于掺杂剂的横向扩散，背栅在沟道下方的掺杂浓度朝着沟道的中心逐渐减小，并且在沟道的中心达到一个最小值(参见图5中示出的穿过第二掺杂区15截取的截面的掺杂分布曲线)。
然后，可以进行标准的CMOS工艺，包括进行源/漏离子注入，在半导体层13中形成源/漏区19，如图6所示。
优选地，在源/漏离子注入步骤之后，可以进行短时间的离子注入退火(即“尖峰”退火)，例如激光、电子束或红外辐照等，以修复晶格损伤并激活注入的掺杂剂。
然后，在假栅导体17两侧形成侧墙20，以及在半导体结构上形成层间介质层21。通过化学机械平坦化(CMP)去除一部分层间介质层21，该平坦化处理停止在假栅导体17的顶部并获得了半导体结构的平整表面，如图7所示。
然后，以层间介质层21作为掩模，采用湿法蚀刻或干法蚀刻，选择性地去除假栅导体17，并暴露出位于假栅导体17下方的栅介质层16，从而形成了宽度表示为L的栅极开口。在替代的实施例中，也可以一并去除栅介质层16。如果保留所述栅介质层16，则有利于在后续的离子注入过程中，利用所述栅介质层16作为离子注入的阻挡层，以减少离子注入操作对半导体衬底11表面的损伤。
可选地，在半导体结构的整个表面上形成共形的辅助掩模层，所述辅助掩模层可为非晶硅层，非晶硅层的厚度d可为5nm-15nm，形成温度可为300℃-400℃。对于长栅长(相对而言；栅长L＞2d)的器件，该非晶硅层覆盖栅极开口的侧壁和底部。接着，可以在不采用其他掩模的情况下，对非晶硅层进行各向异性蚀刻(例如RIE)，即，不仅可以去除非晶硅层位于栅极开口外部的部分，也可以去除非晶硅层位于栅极开口的底部上的部分。非晶硅层位于栅极开口内壁上的剩余部分形成了侧墙22，该侧墙22减小了栅极开口的宽度，减小后的栅极开口的宽度l大致满足l＝L-2d的关系，如图8所示。对于短栅长(相对而言；栅长L＜2d)的器件，由于所述辅助掩模层的厚度为d，因而所述辅助掩模层将填满所述栅极开口(未示出)。
接着，以栅极开口作为窗口，执行补偿离子注入(reversal ionimplantation)，在半导体衬底11中形成补偿注入区23(reversalimplanted region)，如图9所示。
补偿离子注入采用的掺杂剂的掺杂类型与图3所示的第一背栅注入步骤和图5所示的第二背栅注入步骤中采用的掺杂剂的掺杂类型相反。通过控制离子注入的功率和剂量，可以使得补偿离子注入的深度与第二次背栅离子注入大致相同。本实施例中，所述补偿离子注入的注入剂量为1x1013/cm2至1x1015/cm2。结果，补偿注入区23位于沟道区下方，基本上与第二注入区18的深度相同，并且夹在两个部分的第二注入区18之间。应当注意，补偿注入区23向下延伸并未穿过第一注入区15。
在形成补偿注入区23后，由于补偿离子注入的掺杂剂和第一次背栅离子注入、第二次背栅离子注入的掺杂剂类型相反，先前形成的位于沟道区下方的背栅中的有效掺杂浓度显著减小。换言之，在所述补偿注入区23所占据的区域内，对于N型器件，此区域仍表现为P型掺杂；对于P型器件，此区域仍表现为N型掺杂，只是此区域内的掺杂浓度低于沟道区下方的背栅中的掺杂浓度。
替代地，由于器件设计的需要，在所述补偿注入区23所占据的区域可以形成反型状态，如，在此区域内，对于N型器件，此区域表现为N型掺杂；对于P型器件，此区域表现为P型掺杂。
由此，利用所述补偿注入区23调节沟道区下方的掺杂分布，有利于灵活调节器件的阈值电压。补偿注入区23是通过自对准的方式形成的，因此能够准确控制位置，从而调节沟道区下发那个的掺杂分布。
在本实施例中，为了提高阈值电压，背栅的第一掺杂区15和第二掺杂区18的掺杂类型与MOSF ET的类型相反。补偿注入区23的掺杂类型与背栅的第一掺杂区15和第二掺杂区18的掺杂类型相同，但掺杂浓度更小。例如，第一掺杂区15和第二掺杂区18的掺杂浓度为1x1017/cm3至1x1020/cm3，补偿注入区23的掺杂浓度为1x1015/cm3至1x1018/cm3。
如果在上述可选的步骤中，形成了辅助掩模层，则在补偿离子注入步骤中，对于长栅长的器件穿过宽度减小的栅极开口形成补偿注入区23。然而，对于短栅长的器件，因为所述辅助掩模层的阻挡，或者补偿离子注入完全无法穿过辅助掩模层而在沟道区下方的背栅中未形成补偿注入区，或者补偿离子注入仅仅部分地穿过辅助掩模层。对于后者的情形，由于有效掺杂浓度大致等于第二注入区的掺杂浓度减去补偿离子注入的剂量，因此，与长栅长的器件的补偿注入区23的掺杂浓度相比，短栅长的器件掺杂浓度更高，从而有利于抑制短沟道效应。结果，对于短栅长的器件，按照与长栅长的器件不同的方式调节阈值电压。
此外，在替代的实施例中，所述补偿注入区23也可以位于背栅内部，即距离沟道一定距离。这有利于使为形成所述补偿注入区而引入的注入离子尽量少地残留在沟道区中，利于减少器件性能恶化的可能性。
接着，进行短时间的退火，例如激光、电子束或红外辐照等，以修复晶格损伤并激活补偿注入区23的掺杂剂。离子注入退火使得注入的掺杂剂再一次扩散。然而，由于补偿注入区23的掺杂剂导电类型相反，补偿注入区23在背栅中的界面处掺杂剂的浓度急剧变化，形成陡变的掺杂分布曲线(参见图9中示出的穿过第二掺杂区15截取的截面的掺杂分布曲线)。
在补偿注入区23上方的半导体层13中形成了短沟道(未示出)，与常规的长沟道相比，该短沟道接收的掺杂剂的剂量减少。
然后，可以采用湿法蚀刻，选择性地去除侧墙22。接着，在栅极开口底部和内壁上形成新的高K介质层24(例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合)。高K电介质层24的厚度可以为1nm-3nm。
在半导体结构的整个表面上沉积替代栅材料(例如，可以是上述用于形成假栅导体17的金属材料)，替代栅材料的厚度应当足以填充栅极开口。
接着，对替代栅材料进行CMP，以获得平整的结构表面(在本文中，术语“平整”、“平坦”或“平齐”等意指平面内任意两点间的高度差在工艺误差允许的范围内)。在该CMP中，先前形成的层间介质层21作为停止层，从而可完全去除替代栅材料位于栅极开口外的部分。替代栅材料在栅极开口内的剩余部分形成替代栅25，如图10所示。
优选地，在上述步骤中，如果需要，可以在去除侧墙22之后进一步去除栅介质层16。
进一步优选地，在形成新的高K介质层24之后，在栅极开口首先形成阈值调节层(例如TiN、TaN、TiAlN、TaAlN)，然后填充替代栅材料。
然后，穿过层间介质层21形成到达源/漏区19的通孔，穿过层间介质层21、浅沟槽隔离区14和绝缘埋层12形成到达背栅的第二注入区18的通孔。然后，在通孔中填充金属材料，以形成与源/漏区19电连接的导电通道26和与背栅电连接的导电通道27，如图11所示。应当注意，在以浅沟槽隔离区隔离各MOSFET时，所述浅沟槽隔离区的深度优选地深于所述背栅。
最后，利用上述方法形成的MOSFET如图11所示。
对MOSFET各实施例中各部分的结构组成、材料及形成方法等均可与前述形成MOSFET的方法实施例中描述的相同，不再赘述。
根据本发明的MOSFET，在对背栅施加偏置电压时，背栅和补偿注入区将提供不同的偏置电场，进一步控制MOSFET的电学特性，以补偿MOSFET中的短沟道效应。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (23)
1.一种MOSFET，包括：
SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；
栅叠层，所述栅叠层位于半导体层上；
源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧；
沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；
其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区。
2.根据权利要求1所述的MOSFET，其中所述背栅的掺杂类型与MOSFET的类型相同或相反。
3.根据权利要求1所述的MOSFET，其中位于所述沟道区下方的所述背栅的掺杂浓度朝着所述沟道区的中心逐渐减小或逐渐增大。
4.根据权利要求1所述的MOSFET，其中所述背栅中的掺杂浓度为1x1017/cm3至1x1020/cm3。
5.根据权利要求1所述的MOSFET，其中所述背栅邻接于所述绝缘埋层。
6.根据权利要求1至5中任一项所述的MOSFET，还包括补偿注入区，所述补偿注入区位于所述沟道区下方且嵌于所述背栅的第二掺杂区中。
7.根据权利要求6所述的MOSFET，其中所述补偿注入区的掺杂类型与MOSFET的类型相同或相反。
8.根据权利要求6所述的MOSFET，其中所述补偿注入区的掺杂浓度比背栅的掺杂浓度低。
9.根据权利要求8所述的MOSFET，其中所述补偿注入区中的掺杂浓度为1x1015/cm3至1x1018/cm3。
10.根据权利要求1所述的MOSFET，还包括用于将所述MOSFET和相邻的MOSFET隔开的隔离区，所述隔离区的深度深于所述背栅。
11.一种制造MOSFET的方法，包括
提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；
执行第一次背栅离子注入，第一次背栅离子注入是深注入并在所述半导体衬底中形成背栅的第一注入区；
在所述半导体层上形成假栅；
执行第二次背栅离子注入，第二次背栅离子注入是浅注入并在所述半导体衬底中形成背栅的第二注入区；
执行源/漏离子注入，在所述半导体层中形成源区和漏区；
去除所述假栅以形成栅极开口；
经所述栅极开口，执行补偿离子注入，以形成补偿注入区，所述补偿注入区嵌于所述背栅的第二注入区中；
在所述栅极开口中形成栅叠层。
12.根据权利要求11所述的方法，其中，所述第一次背栅离子注入的注入剂量为1x1013/cm2至1x1015/cm2。
13.根据权利要求11所述的方法，其中，所述第二次背栅离子注入的注入剂量为1x1013/cm2至1x1015/cm2。
14.根据权利要求11所述的方法，其中，在所述第二次背栅离子注入中，按照与SOI晶片的主表面垂直的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度小于所述半导体衬底中的其他部分的掺杂浓度。
15.根据权利要求11所述的方法，其中，在所述第二次背栅离子注入中，按照与SOI晶片的主表面倾斜的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度大于所述半导体衬底中的其他部分的掺杂浓度。
16.根据权利要求11所述的方法，其中，在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型相同。
17.根据权利要求16所述的方法，其中，在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型与MOSFET的类型相同或相反。
18.根据权利要求11所述的方法，其中，通过在所述栅极开口的内壁上形成侧墙以减小所述栅极开口的宽度，经宽度减小的所述栅极开口执行所述补偿离子注入。
19.根据权利要求11所述的方法，其中经所述栅极开口，执行补偿离子注入的步骤是自对准的离子注入。
20.根据权利要求11所述的方法，其中，所述补偿离子注入的注入剂量为1x1013/cm2至1x1015/cm2。
21.根据权利要求11所述的方法，其中，在补偿离子注入中采用的掺杂剂的掺杂类型与MOSFET的类型相同或相反。
22.根据权利要求21所述的方法，其中，在补偿离子注入中采用的掺杂剂的掺杂类型与在所述第一次背栅离子注入和所述第二次背栅离子注入中采用的掺杂剂的掺杂类型相反。
23.根据权利要求11所述的方法，其中，还包括形成用于将所述MOSFET和相邻的MOSFET隔开的隔离区的步骤，所述隔离区的深度深于所述背栅。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928520A (zh) * | 2014-03-21 | 2014-07-16 | 上海新储集成电路有限公司 | 一种背栅调制全耗尽mos器件及其制备方法 |
| CN104167359A (zh) * | 2013-05-17 | 2014-11-26 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104733393A (zh) * | 2013-12-23 | 2015-06-24 | 上海华虹宏力半导体制造有限公司 | 光罩式只读存储器的结构及制造方法 |
| CN107785269A (zh) * | 2016-08-31 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107919285A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN112018114A (zh) * | 2020-10-19 | 2020-12-01 | 微龛(广州)半导体有限公司 | 高压集成器件及其制备方法 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583414B2 (en) | 2013-10-31 | 2017-02-28 | Qorvo Us, Inc. | Silicon-on-plastic semiconductor device and method of making the same |
| US9812350B2 (en) | 2013-03-06 | 2017-11-07 | Qorvo Us, Inc. | Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer |
| US11269368B2 (en) * | 2014-02-18 | 2022-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flipped gate voltage reference and method of using |
| US10085352B2 (en) | 2014-10-01 | 2018-09-25 | Qorvo Us, Inc. | Method for manufacturing an integrated circuit package |
| US10121718B2 (en) | 2014-11-03 | 2018-11-06 | Qorvo Us, Inc. | Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer |
| US9733210B2 (en) * | 2014-12-31 | 2017-08-15 | International Business Machines Corporation | Nanofluid sensor with real-time spatial sensing |
| US9613831B2 (en) | 2015-03-25 | 2017-04-04 | Qorvo Us, Inc. | Encapsulated dies with enhanced thermal performance |
| US9960145B2 (en) | 2015-03-25 | 2018-05-01 | Qorvo Us, Inc. | Flip chip module with enhanced properties |
| US20160343604A1 (en) | 2015-05-22 | 2016-11-24 | Rf Micro Devices, Inc. | Substrate structure with embedded layer for post-processing silicon handle elimination |
| US10276495B2 (en) | 2015-09-11 | 2019-04-30 | Qorvo Us, Inc. | Backside semiconductor die trimming |
| US10020405B2 (en) | 2016-01-19 | 2018-07-10 | Qorvo Us, Inc. | Microelectronics package with integrated sensors |
| US10090262B2 (en) | 2016-05-09 | 2018-10-02 | Qorvo Us, Inc. | Microelectronics package with inductive element and magnetically enhanced mold compound component |
| US10468329B2 (en) | 2016-07-18 | 2019-11-05 | Qorvo Us, Inc. | Thermally enhanced semiconductor package having field effect transistors with back-gate feature |
| US10784149B2 (en) | 2016-05-20 | 2020-09-22 | Qorvo Us, Inc. | Air-cavity module with enhanced device isolation |
| US10773952B2 (en) | 2016-05-20 | 2020-09-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
| US10103080B2 (en) | 2016-06-10 | 2018-10-16 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with thermal additive and process for making the same |
| WO2018031995A1 (en) | 2016-08-12 | 2018-02-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
| SG11201901196RA (en) | 2016-08-12 | 2019-03-28 | Qorvo Us Inc | Wafer-level package with enhanced performance |
| WO2018031994A1 (en) | 2016-08-12 | 2018-02-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
| US10109502B2 (en) | 2016-09-12 | 2018-10-23 | Qorvo Us, Inc. | Semiconductor package with reduced parasitic coupling effects and process for making the same |
| US10090339B2 (en) | 2016-10-21 | 2018-10-02 | Qorvo Us, Inc. | Radio frequency (RF) switch |
| US10749518B2 (en) | 2016-11-18 | 2020-08-18 | Qorvo Us, Inc. | Stacked field-effect transistor switch |
| US10068831B2 (en) | 2016-12-09 | 2018-09-04 | Qorvo Us, Inc. | Thermally enhanced semiconductor package and process for making the same |
| CN106684070B (zh) * | 2017-01-22 | 2019-03-29 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及薄膜晶体管的制作方法 |
| US10490471B2 (en) | 2017-07-06 | 2019-11-26 | Qorvo Us, Inc. | Wafer-level packaging for enhanced performance |
| US10784233B2 (en) | 2017-09-05 | 2020-09-22 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
| US10366972B2 (en) | 2017-09-05 | 2019-07-30 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
| FR3072375B1 (fr) * | 2017-10-18 | 2021-04-16 | Commissariat Energie Atomique | Dispositif quantique a qubits de spin couples de maniere modulable |
| US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
| US10804246B2 (en) | 2018-06-11 | 2020-10-13 | Qorvo Us, Inc. | Microelectronics package with vertically stacked dies |
| US11069590B2 (en) | 2018-10-10 | 2021-07-20 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
| US10964554B2 (en) | 2018-10-10 | 2021-03-30 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
| US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
| CN113632209A (zh) | 2019-01-23 | 2021-11-09 | Qorvo美国公司 | Rf半导体装置和其制造方法 |
| US20200235066A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
| US20200235040A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
| US11387157B2 (en) | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
| US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
| US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905761A2 (en) * | 1997-08-29 | 1999-03-31 | Texas Instruments Inc. | Method of manufacturing a field effect transistor |
| CN1487597A (zh) * | 2002-09-05 | 2004-04-07 | 国际商业机器公司 | 用于动态阈值电压控制的多晶硅背栅soi mosfet |
| US20070029620A1 (en) * | 2005-08-08 | 2007-02-08 | International Business Machines Corporation | Low-cost high-performance planar back-gate cmos |
| CN101425538A (zh) * | 2007-10-31 | 2009-05-06 | 国际商业机器公司 | 具有按比例缩小的栅叠层厚度的金属栅极mosfet器件及其方法 |
| US20100155880A1 (en) * | 2008-12-23 | 2010-06-24 | Intel Corporation | Back gate doping for SOI substrates |
| CN101901815A (zh) * | 2005-08-01 | 2010-12-01 | 瑞萨电子株式会社 | 半导体器件及使用该半导体器件的半导体集成电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970008576A (ko) | 1995-07-07 | 1997-02-24 | 에프. 피. 터핀 | Soi 기판 상의 cmos 집적회로 및 이의 형성 방법 |
| US6100567A (en) | 1998-06-11 | 2000-08-08 | Sun Microsystems, Inc. | Tunable threshold SOI device using back gate and intrinsic channel region |
| US6072217A (en) * | 1998-06-11 | 2000-06-06 | Sun Microsystems, Inc. | Tunable threshold SOI device using isolated well structure for back gate |
| TWI288472B (en) * | 2001-01-18 | 2007-10-11 | Toshiba Corp | Semiconductor device and method of fabricating the same |
| US7573077B1 (en) | 2005-05-04 | 2009-08-11 | T-Ram Semiconductor, Inc. | Thyristor-based semiconductor memory device with back-gate bias |
-
2011
- 2011-09-16 CN CN201110274852.6A patent/CN103000671B/zh active Active
- 2011-11-18 US US13/510,461 patent/US9252280B2/en active Active
- 2011-11-18 WO PCT/CN2011/082424 patent/WO2013037167A1/zh active Application Filing
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905761A2 (en) * | 1997-08-29 | 1999-03-31 | Texas Instruments Inc. | Method of manufacturing a field effect transistor |
| CN1487597A (zh) * | 2002-09-05 | 2004-04-07 | 国际商业机器公司 | 用于动态阈值电压控制的多晶硅背栅soi mosfet |
| CN101901815A (zh) * | 2005-08-01 | 2010-12-01 | 瑞萨电子株式会社 | 半导体器件及使用该半导体器件的半导体集成电路 |
| US20070029620A1 (en) * | 2005-08-08 | 2007-02-08 | International Business Machines Corporation | Low-cost high-performance planar back-gate cmos |
| CN101425538A (zh) * | 2007-10-31 | 2009-05-06 | 国际商业机器公司 | 具有按比例缩小的栅叠层厚度的金属栅极mosfet器件及其方法 |
| US20100155880A1 (en) * | 2008-12-23 | 2010-06-24 | Intel Corporation | Back gate doping for SOI substrates |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104167359A (zh) * | 2013-05-17 | 2014-11-26 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104167359B (zh) * | 2013-05-17 | 2018-05-15 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104733393A (zh) * | 2013-12-23 | 2015-06-24 | 上海华虹宏力半导体制造有限公司 | 光罩式只读存储器的结构及制造方法 |
| CN103928520A (zh) * | 2014-03-21 | 2014-07-16 | 上海新储集成电路有限公司 | 一种背栅调制全耗尽mos器件及其制备方法 |
| CN107785269A (zh) * | 2016-08-31 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107785269B (zh) * | 2016-08-31 | 2020-06-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107919285A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107919285B (zh) * | 2016-10-10 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN112018114A (zh) * | 2020-10-19 | 2020-12-01 | 微龛(广州)半导体有限公司 | 高压集成器件及其制备方法 |
Also Published As
| Publication number | Publication date |
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