CN107919285A - 半导体结构的形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，并暴露出所述伪栅极顶部表面；去除部分厚度的伪栅极，在所述介质层中形成开口和伪栅极层，所述开口底部暴露出所述伪栅极层表面；在所述开口中形成保护层；之后，对所述介质层进行离子注入；离子注入之后，去除所述保护层。所述保护层能够在离子注入过程中保护所述伪栅极层，避免在所述伪栅极层中注入离子，从而能够减少栅介质层上残留的伪栅极层材料，因此，所述形成方法能够改善半导体结构性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而可以提高器件的性能。然而，随着器件面积以及器件之间的距离不断缩小，问题也随之产生。
随着半导体器件集成度的提高，器件之间距离不断缩小，这就要求半导体器件之间的介质层具有很好的绝缘性。如果所述介质层的绝缘性较差在施加电压的情况下就可能被击穿，增加半导体器件的漏电流，甚至引起不同半导体器件之间的短路，从而影响半导体结构性能。
一种方法是对所述介质层进行离子注入，增加所述介质层的绝缘性。
然而，现有的半导体结构的形成方法容易导致所形成的半导体结构性能较差。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够改善所形成的半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，并暴露出所述伪栅极顶部表面；去除部分厚度的伪栅极，在所述介质层中形成开口和伪栅极层，所述开口底部暴露出所述伪栅极层表面；在所述开口中形成保护层；形成所述保护层之后，对所述介质层进行离子注入；离子注入之后，去除所述保护层；去除所述保护层之后，去除所述伪栅极层和所述伪栅介质层。
可选的，所述保护层为有机抗反射涂层或有机介质层。
可选的，去除部分所述伪栅极的工艺包括：干法刻蚀。
可选的，形成所述保护层的步骤包括：在所述开口中和所述介质层上形成初始保护层；去除所述介质层上的初始保护层，形成保护层。
可选的，形成初始保护层的工艺包括：旋涂工艺或化学气相沉积工艺。
可选的，去除所述介质层上的初始保护层的工艺包括：干法刻蚀工艺或化学机械研磨。
可选的，去除部分厚度的伪栅极之后，去除的伪栅极的厚度为200埃～600埃。
可选的，所述伪栅极层的厚度为800埃～1500埃。
可选的，去除所述保护层的工艺包括：干法刻蚀或湿法刻蚀。
可选的，去除所述伪栅极层和所述伪栅介质层的工艺包括：湿法刻蚀或干法刻蚀。
可选的，所述伪栅介质层的材料为氧化硅。
可选的，所述介质层的材料为氧化硅。
可选的，所述离子注入注入的离子为硅离子、氮离子或碳离子。
可选的，形成所述介质层的步骤包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述伪栅极结构侧壁和顶部表面；对所述初始介质层进行平坦化处理，暴露出所述伪栅极顶部表面。
可选的，所述平坦化处理的工艺包括化学机械研磨。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，在对所述介质层进行离子注入之前，在所述开口中形成保护层，所述保护层能够在离子注入过程中保护所述伪栅极层，避免在所述伪栅极层中注入离子，从而避免注入的离子降低所述伪栅极层的去除速率，进而能够减少栅介质层上残留的伪栅极层材料，因此，所述形成方法能够改善半导体结构性能。此外，去除部分厚度的伪栅极，形成伪栅极层，所述伪栅极层能够在去除所述保护层的过程中，保护所述伪栅介质层，减少所述伪栅介质层的损伤，从而能够使所述伪栅介质层能够充分地保护伪栅介质层下方衬底，进而降低在去除所述伪栅介质层的过程中对所述伪栅介质层下方衬底的损伤，因此，所述形成方法能够改善所形成半导体结构性能。
进一步，通过干法刻蚀去除部分厚度的伪栅极，能够较好地控制去除的伪栅极的厚度，从而能够在不损伤伪栅介质层的情况下，防止所述开口的深度过小，从而能够防止所述保护层的厚度过小，进而使所述保护层能够为所述伪栅极层提供充分的保护，因此，所述形成方法能够减少所述伪栅极层中注入的离子，从而能够防止注入的离子降低所述栅极层的去除速率，进而能够减少栅介质层上残留的伪栅极层材料，改善半导体结构性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图12是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析所形成的半导体结构的性能较差的原因：
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
所述半导体结构的形成方法如图1至图3所示。
请参考图1，提供衬底100，所述衬底100上具有鳍部101。
继续参考图1，形成横跨所述鳍部101的伪栅极结构，所述伪栅极结构包括：横跨所述鳍部101的伪栅介质层111，所述伪栅介质层111覆盖所述鳍部101部分侧壁和顶部表面；位于所述伪栅介质层111上的伪栅极112，以及位于所述伪栅极112上的掩膜层113，所述伪栅极结构两侧的衬底100中具有源漏掺杂区120，所述衬底100和伪栅极结构上具有初始介质层131。
所述伪栅介质层111和所述初始介质层131的材料均为氧化硅。
请参考图2，对所述初始介质层131和掩膜层113进行平坦化处理至暴露出所述伪栅极112顶部表面，形成介质层130。
继续参考图2，对所述介质层130和所述伪栅极112进行离子注入，在所述介质层130和所述伪栅极112中注入掺杂离子。
请参考图3，刻蚀去除所述伪栅极112(如图2所示)和所述伪栅介质层111(如图2所示)，形成栅极槽。
后续在所述栅极槽中形成栅极结构。
其中，在去除所述伪栅介质层111的过程中，所述介质层130也容易被刻蚀，从而容易在所述介质层130中形成凹坑。在后续形成栅极结构的过程中，所述凹坑中容易残留金属材料，从而影响半导体结构性能。
所述半导体结构的形成方法为了减少所述介质层130中的凹坑，在去除所述伪栅极112之前，对所述介质层130进行离子注入，降低所述介质层130在去除所述伪栅介质层111过程中的刻蚀速率，进而改善半导体结构的性能。
然而，由于所述介质层130暴露出所述伪栅极112，在对所述介质层130进行离子注入的过程中，所述伪栅极112中也容易注入掺杂离子，所述掺杂离子容易降低所述伪栅极112的刻蚀速率，从而导致在去除所述伪栅极112和伪栅介质层111之后，所述鳍部101上残留较多的伪栅极112和伪栅介质层111，进而影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，并暴露出所述伪栅极顶部表面；去除部分厚度的伪栅极，在所述介质层中形成开口和伪栅极层，所述开口底部暴露出所述伪栅极层表面；在所述开口中形成保护层；形成所述保护层之后，对所述介质层进行离子注入；离子注入之后，去除所述保护层；去除所述保护层之后，去除所述伪栅极层和所述伪栅介质层。
其中，在对所述介质层进行离子注入之前，在所述开口中形成保护层，所述保护层能够在离子注入过程中保护所述伪栅极层，避免在所述伪栅极层中注入离子，从而避免注入的离子降低所述栅极层的去除速率，进而能够减少栅介质层上残留的伪栅极层材料，因此，所述形成方法能够改善半导体结构性能。此外，去除部分厚度的伪栅极，形成伪栅极层，所述伪栅极层能够在去除所述保护层的过程中，保护所述伪栅介质层，减少所述伪栅介质层的损伤，从而能够使所述伪栅介质层能够充分地保护伪栅介质层下方衬底，进而降低在去除所述伪栅介质层的过程中对所述伪栅介质层下方衬底的损伤，因此，所述形成方法能够改善所形成半导体结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图4，提供衬底。
本实施例中，所述衬底包括：底层衬底200和位于所述底层衬底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，所述底层衬底200为硅衬底。在其他实施例中，所述底层衬底还可以为锗衬底或硅锗衬底。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。
本实施例中，形成所述衬底的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的硬掩膜；以所述硬掩膜为掩膜对所述初始衬底进行刻蚀，形成底层衬底200和位于所述底层衬底200上的鳍部201；去除所述硬掩膜。
本实施例中，所述硬掩膜的材料为氮化硅。在其他实施例中，所述硬掩膜的材料还可以为氮氧化硅。
本实施例中，所述形成方法还包括：在所述底层衬底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁。
本实施例中，隔离结构202的材料为氧化硅。
继续参考图4，在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层211和位于所述伪栅介质层211上的伪栅极212。
本实施例中，所述伪栅极结构横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和顶部表面。所述伪栅介质层横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和顶部表面。
本实施例中，所述伪栅介质层211的材料为氧化硅。
本实施例中，所述伪栅极212的材料为多晶硅。
本实施例中，所述伪栅极结构还包括：位于所述伪栅极212上的掩膜层213。
本实施例中，所述掩膜层213的材料为氧化硅。
形成伪栅极结构之后，所述形成方法还包括：在所述伪栅极结构两侧的鳍部201中形成源漏掺杂区220。
本实施例中，形成源漏掺杂区220的工艺包括外延生长工艺，并在所述外延生长过程中对所述源漏掺杂区220进行原位掺杂。
本实施例中，所述源漏掺杂区220的材料为含有磷离子或砷离子的硅或硅碳，或者所述源漏掺杂区220的材料为含有硼离子或BF2-离子的硅锗或硅。
后续在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，并暴露出所述伪栅极顶部表面。
本实施例中，形成所述介质层的步骤如图4和图5所示。
继续参考图4，在所述衬底上形成初始介质层230，所述初始介质层230覆盖所述伪栅极结构侧壁和顶部表面。
所述初始介质层230用于形成介质层，实现所形成晶体管与外部电路的电隔离。
本实施例中，所述初始介质层230的材料为氧化硅。
本实施例中，形成所述初始介质层230的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的初始介质层230的间隙填充能力较强，形成的初始介质层230的绝缘性好。
本实施例中，形成所述初始介质层230之前，还包括：形成覆盖所述伪栅极结构侧壁和顶部表面的阻挡层。
所述阻挡层用于用做后续对所述初始介质层230进行平坦化处理时的阻挡层。
请参考图5，对所述初始介质层230(如图4所示)进行平坦化处理，暴露出所述伪栅极212顶部表面，形成介质层231。
所述介质层231用于实现所形成晶体管与外部电路的电绝缘。
需要说明的是，本实施例中，所述伪栅极212上具有掩膜层213(如图4所示)，所述形成方法还包括：去除所述掩膜层213，暴露出所述伪栅极212顶部表面。
本实施例中，通过所述平坦化处理去除所述掩膜层213。
本实施例中，所述平坦化处理的工艺包括：化学机械研磨。
请参考图6，去除部分厚度的伪栅极212(如图5所示)，在所述介质层231中形成开口215和伪栅极层214，所述开口215底部暴露出所述伪栅极层214表面。
去除部分厚度的所述伪栅极212，形成伪栅极层214，所述伪栅极层214能够在后续去除保护层的过程中，保护所述伪栅介质层211，减少所述伪栅介质层211的损伤，从而能够使所述伪栅介质层211能够充分地保护伪栅介质层211下方鳍部201，进而降低在后续去除所述伪栅介质层211的过程中对所述伪栅介质层211下方鳍部201的损伤，因此，所述形成方法能够改善所形成半导体结构性能。。
本实施例中，通过干法刻蚀去除部分所述伪栅极212。通过干法刻蚀去除部分厚度的伪栅极212，能够较好地控制去除的伪栅极212的厚度，从而能够在不损伤伪栅介质层211的情况下，防止所述开口215的深度过小。
如果去除的伪栅极212的厚度过大，容易暴露出所述伪栅介质层211，从而容易损伤所述伪栅介质层211；如果去除的伪栅极212厚度过小，形成的所述开口215的深度过小，从而容易导致后续形成的保护层的厚度过小，不利于对所述伪栅极层214进行保护。具体的，本实施例中，去除的伪栅极212的厚度为200埃～600埃，例如，400埃。
本实施例中，所述伪栅极层214的厚度为800埃～1500埃，例如1000埃。
后续在所述开口215中形成保护层240。
本实施例中，在所述开口215中形成保护层240的步骤如图7和图8所示。
请参考图7，在所述开口215中和所述介质层231上形成初始保护层240。
所述初始保护层240用于形成保护层。
本实施例中，所述初始保护层240为有机抗反射涂层。在其他实施例中，所述初始保护层还可以为有机介质层。
本实施例中，所述初始保护层240的去除较容易，不容易在所述伪栅极层214上残留保护层材料，因此，不容易影响所形成半导体结构的性能。
本实施例中，形成所述初始保护层240的工艺包括旋涂工艺。旋涂工艺形成的初始保护层240的间隙填充能力较强，能够使形成的初始保护层240充分填充于所述开口215中，从而使后续形成的保护层对伪栅极层214的保护作用较强，进而能够防止在后续的离子注入过程中，在所述伪栅极层214中注入掺杂离子。在其他实施例中，形成所述初始保护层的工艺还可以包括化学气相沉积工艺。
请参考图8，去除所述介质层231上的初始保护层240，形成保护层241。
所述保护层241用于对所述伪栅极层214进行保护，从而在后续离子注入的过程中避免在所述伪栅极层214中注入掺杂离子，从而在后续去除伪栅极层214的过程中，能够减小掺杂离子对伪栅极层214刻蚀速率的影响，进而能够避免在伪栅介质层211上残留伪栅极层214材料。
本实施例中，所述保护层241的材料与所述初始保护层240的材料相同。具体的，所述保护层241为有机抗反射涂层。
本实施例中，去除所述介质层231上的初始保护层240的工艺包括干法刻蚀。在其他实施例中，还可以通过化学机械研磨去除所述介质层上的初始保护层。
本实施例中，如果所述保护层241的厚度过小，很难在后续的离子注入过程中阻挡掺杂离子注入所述伪栅极层214中，从而不利于对所述伪栅极层214进行保护。因此，所述保护层241的厚度不宜过小。
所述保护层241的厚度等于或大于所述开口215的深度。本实施例中，所述保护层241的厚度等于所述开口215的深度。由于通过干法刻蚀去除部分厚度的伪栅极212，能够防止所述开口215深度过小，从而能够防止后续形成的保护层的厚度过小，因此，所述保护层的厚度不容易过小。具体的，所述保护层241的厚度为200埃～900埃。
请参考图9，形成所述保护层241之后，对所述介质层231进行离子注入，在所述介质层231中注入掺杂离子。
所述离子注入用于降低所述介质层231在后续刻蚀所述伪栅介质层211的过程中的刻蚀速率。
所述掺杂离子能够注入所述介质层231原子间隙中，从而增加所述介质层231的致密性，进而能够降低所述介质层231在后续刻蚀所述伪栅介质层211的过程中的刻蚀速率，因此，所述离子注入能够减少所述介质层231中的凹坑，从而减少后续形成栅极的过程中在所述凹坑中残留的栅极材料，进而增加所述介质层231的绝缘性。
所述保护层241覆盖所述伪栅极层214表面，对所述介质层231进行离子注入的过程中，所述保护层241能够阻挡所述掺杂离子到达所述伪栅极层214，因此，所述保护层241能够保护所述伪栅极层214，防止在所述伪栅极层214中注入掺杂离子。此外，所述保护层241的厚度较大，使保护层能够为所述伪栅极层214提供充分的保护，因此，所述形成方法能够减少在所述伪栅极层211中注入的离子，从而能够防止注入的离子降低所述栅极层214的去除速率，进而能够减少栅介质层211上残留的伪栅极层214材料，改善半导体结构性能。
本实施例中，所述掺杂离子包括：碳离子、氮离子或硅离子。所述掺杂离子能够增加所述介质层231的致密性，从而能够在后续刻蚀伪栅介质层211的过程中，降低所述介质层231的刻蚀速率，减少所述介质层231中的凹坑，进而增加所述介质层231的绝缘性。
请参考图10，离子注入之后，去除所述保护层241(如图9所示)。
本实施例中，去除所述保护层241的工艺包括湿法刻蚀。在其他实施例中，去除所述保护层的工艺还可以包括干法刻蚀。
本实施例中，所述保护层241的材料为有机抗反射涂层，通过湿法刻蚀能够很容易地去除，且所述保护层241与所述伪栅极层214的刻蚀选择比较大，从而能够在保证对所述伪栅极层214损伤较小的情况下，较彻底地去除所述保护层241，因此，所述形成方法不容易在所述伪栅极层214上残留保护层241材料。
请参考图11，去除所述保护层231(如图9所示)之后，去除所述伪栅极层214(如图10所示)和所述伪栅介质层211(如图10所示)，形成栅极槽251。
在去除所述伪栅极层214的过程中，所述伪栅极层214中不具有掺杂离子，所述伪栅极层214去除速率不容易降低，去除稳定性好，因此，所述伪栅介质层211(如图10所示)上残留的伪栅极层214材料较少。
在去除所述伪栅介质层211的过程中，由于所述伪栅介质层211上残留的伪栅极层214材料较少，因此，所述伪栅介质层211容易去除干净，从而能够改善所形成半导体结构性能。此外，在去除所述伪栅介质层211的过程中，所述介质层231的刻蚀速率较低，从而能够减少所述伪栅介质层211中的凹坑。
本实施例中，通过干法刻蚀或湿法刻蚀去除所述伪栅极层214和所述伪栅介质层211。
请参考图12，在所述栅极槽251中形成栅极结构。
本实施例中，所述栅极结构包括：位于所述栅极槽251底部和侧壁的栅介质层；位于所述栅介质层上的栅极。
本实施例中，所述栅介质层的材料为高k介质材料。
本实施例中，所述栅极的材料为金属。
需要说明的是，由于所述介质层231中的凹坑较少，因此，形成所述栅极结构的过程中，所述凹坑中残留的金属材料较少，因此，所述介质层231的绝缘性较好。
综上，本实施例的半导体结构的形成方法中，在对所述介质层进行离子注入之前，在所述开口中形成保护层，所述保护层能够在离子注入过程中保护所述伪栅极层，避免在所述伪栅极层中注入离子，从而避免注入的离子降低所述栅极层的去除速率，进而能够减少栅介质层上残留的伪栅极层材料，因此，所述形成方法能够改善半导体结构性能。此外，去除部分厚度的伪栅极，形成伪栅极层，所述伪栅极层能够在去除所述保护层的过程中，保护所述伪栅介质层，减少所述伪栅介质层的损伤，从而能够使所述伪栅介质层能够充分地保护伪栅介质层下方衬底，进而降低在去除所述伪栅介质层的过程中对所述伪栅介质层下方衬底的损伤，因此，所述形成方法能够改善所形成半导体结构性能。
进一步，通过干法刻蚀去除部分厚度的伪栅极，能够较好地控制去除的伪栅极的厚度，从而能够在不损伤伪栅介质层的情况下，防止所述开口的的深度过小，从而能够防止所述保护层的厚度过小，进而使所述保护层能够为所述伪栅极层提供充分的保护，因此，所述形成方法能够减少所述栅极层中注入的离子，从而能够防止注入的离子降低所述栅极层的去除速率，进而能够减少栅介质层上残留的伪栅极层材料，改善半导体结构性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；
在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，并暴露出所述伪栅极顶部表面；
去除部分厚度的伪栅极，在所述介质层中形成开口和伪栅极层，所述开口底部暴露出所述伪栅极层表面；
在所述开口中形成保护层；
形成所述保护层之后，对所述介质层进行离子注入；
离子注入之后，去除所述保护层；
去除所述保护层之后，去除所述伪栅极层和所述伪栅介质层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层为有机抗反射涂层或有机介质层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，去除部分所述伪栅极的工艺包括：干法刻蚀。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述开口中和所述介质层上形成初始保护层；去除所述介质层上的初始保护层，形成保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成初始保护层的工艺包括：旋涂工艺或化学气相沉积工艺。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述介质层上的初始保护层的工艺包括：干法刻蚀工艺或化学机械研磨。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除部分厚度的伪栅极之后，去除的伪栅极的厚度为200埃～600埃。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极层的厚度为800埃～1500埃。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺包括：干法刻蚀或湿法刻蚀。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述伪栅极层和所述伪栅介质层的工艺包括：湿法刻蚀或干法刻蚀。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅介质层的材料为氧化硅。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的材料为氧化硅。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入注入的离子为硅离子、氮离子或碳离子。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介质层的步骤包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述伪栅极结构侧壁和顶部表面；对所述初始介质层进行平坦化处理，暴露出所述伪栅极顶部表面。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述平坦化处理的工艺包括化学机械研磨。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101840854A (zh) * | 2009-03-16 | 2010-09-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体的掺杂方法 |
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| CN104779147A (zh) * | 2014-01-14 | 2015-07-15 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极结构及其制备方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101840854A (zh) * | 2009-03-16 | 2010-09-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体的掺杂方法 |
| CN103000671A (zh) * | 2011-09-16 | 2013-03-27 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| CN104779147A (zh) * | 2014-01-14 | 2015-07-15 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极结构及其制备方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110690109A (zh) * | 2018-07-05 | 2020-01-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110854023A (zh) * | 2019-11-21 | 2020-02-28 | 海光信息技术有限公司 | 一种伪栅移除的方法 |
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