CN107045981B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：形成基底，基底包括用于形成输入输出器件的外围区和用于形成核心器件的核心区；在基底上形成伪栅结构；在伪栅结构之间的基底上形成介质层；去除外围区伪栅结构的伪栅极形成第一开口；对第一开口底部露出的氧化层进行氧化处理；去除核心区伪栅结构的伪栅极和氧化层形成第二开口；形成栅介质层；在第一开口和第二开口中填充金属层。本发明氧化处理仅对第一开口底部露出的氧化层进行氧化，所述氧化处理并不会影响核心区伪栅结构的侧墙，可以避免填充第一开口和第二开口的金属层尺寸过大，从而改善了所形成半导体结构的性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度，以及更高集成度的方向发展。而晶体管(MOS)作为最基本的半导体器件目前正被广泛应用。
半导体器件按照功能区分主要分为核心(Core)器件和输入输出(Input andOutput,IO)器件。其中，核心器件包括核心MOS器件，输入输出器件包括输入输出MOS器件。为了减小半导体器件的尺寸，提高半导体器件的集成度，核心器件的尺寸小于输入输出器件的尺寸。此外，输入输出器件的工作电压比核心器件的工作电压大得多，以获得更强的驱动能力。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层厚度越厚，因此，输入输出MOS器件的栅介质层厚度通常大于核心MOS器件栅介质层的厚度。
然而，现有技术所形成的半导体器件中输入输出器件的性能仍然无法满足技术发展的需求。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以优化输入输出器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成基底，所述基底包括用于形成输入输出器件的外围区和用于形成核心器件的核心区；
在所述基底上形成伪栅结构，所述伪栅结构包括依次位于基底上的氧化层和伪栅极；
在伪栅结构之间的所述基底上形成介质层，所述介质层露出所述伪栅结构的顶部表面；
去除所述外围区伪栅结构的所述伪栅极，在所述外围区的介质层内形成露出所述氧化层的第一开口；
对所述第一开口底部露出的所述氧化层进行氧化处理；
在所述氧化处理之后，去除核心区伪栅结构的伪栅极和氧化层，形成第二开口；
形成覆盖经氧化处理的氧化层、所述第一开口侧壁以及第二开口底部和侧壁的栅介质层；
在所述第一开口和第二开口中填充金属层，位于所述第一开口中的氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
可选的，去除所述外围区伪栅结构的所述伪栅极的步骤包括：形成覆盖所述核心区的第一掩膜；以所述第一掩膜为掩膜，去除所述外围区基底表面伪栅结构的伪栅极，在所述外围区基底表面的介质层内形成第一开口。
可选的，形成覆盖所述核心区基底表面的第一掩膜的步骤中，所述第一掩膜的材料包括：光刻胶。
可选的，去除所述外围区基底表面伪栅结构的伪栅极的步骤包括：以所述第一掩膜为掩膜，采用四甲基氢氧化铵湿法刻蚀的方式去除所述外围区基底表面伪栅结构的伪栅极。
可选的，所述氧化层的材料为氧化硅；对所述第一开口底部露出的所述氧化层进行氧化处理的步骤包括：采用快速热氧化的方式对所述第一开口底部露出的所述氧化层进行氧化处理。
可选的，经氧化处理后，所述氧化层的厚度在到范围内。
可选的，去除核心区伪栅结构的伪栅极和氧化层的步骤包括：去除所述核心区表面伪栅结构的伪栅极，露出所述核心区鳍部表面的氧化层；形成覆盖所述外围区的第二掩膜；以所述第二掩膜为掩膜，去除所述核心区鳍部表面的氧化层，形成第二开口。
可选的，形成覆盖所述外围区的第二掩膜的步骤中，所述第二掩膜的材料包括：光刻胶。
可选的，去除所述核心区鳍部表面的氧化层的步骤包括：以所述第二掩膜为掩膜，采用氢氟酸湿法刻蚀方式去除所述第二开口底部的氧化层。
可选的，所述栅介质层包括高K介质层。
可选的，形成所述第二开口的步骤之后，形成所述栅介质层的步骤之前，所述形成方法还包括：形成覆盖经氧化处理的氧化层、所述第一开口侧壁以及第二开口底部和侧壁的保护层，所述保护层的材料包括氮化钛。
可选的，在所述基底上形成伪栅结构的步骤包括：采用原位水汽生成工艺在所述基底上形成所述氧化层。
可选的，所述半导体结构包括鳍式场效应晶体管，所述基底表面形成有鳍部；形成基底的步骤包括：提供半导体衬底；在所述半导体衬表面形成第三掩膜；以所述第三掩膜为掩膜刻蚀所述半导体衬底，形成所述基底以及所述鳍部；所述形成方法在形成基底的步骤之后，在所述基底上形成伪栅结构的步骤之前，所述形成方法还包括：去除所述第三掩膜；在所述基底上形成伪栅结构的步骤中，所述氧化层覆盖所述鳍部表面，所述伪栅极横跨所述鳍部且覆盖所述鳍部侧壁和顶部的部分氧化层表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在对氧化层进行氧化处理的步骤之前，仅去除外围区伪栅结构的伪栅极以形成位于外围区介质层内的第一开口，因此所述氧化处理仅对第一开口底部露出的氧化层进行氧化。由于核心区伪栅结构的伪栅极并未去除，因此所述氧化处理并不会影响所述核心区伪栅结构的侧墙，可以避免填充第一开口和第二开口的金属层尺寸过大，从而改善了所形成半导体结构的性能。
附图说明
图1至图8是本发明所半导体结构形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中所形成的半导体结构存在输入输出器件性能较差的问题。现结合现有技术中输入输出器件的形成分析其性能较差问题的原因：
由于核心器件和输入输出器件的工作电压不同，核心器件和输入输出器件栅介质层的厚度不同。具体地，输入输出MOS器件的栅介质层厚度通常大于核心MOS器件栅介质层的厚度。
现有技术半导体结构的形成方法中，通常先形成氧化层以及伪栅极，在形成源区和漏区之后再去除伪栅极形成开口，并在开口中形成金属栅极。在输入输出区域形成金属栅极的过程并不去除所述氧化层，所述氧化层作为输入输出MOS器件栅介质层的一部分，从而使输入输出器件具有较厚的栅介质层。
然而，现有技术形成晶体管的过程中会进行快速热氧化工艺，所述快速热氧化方法容易氧化核心区域开口侧壁的侧墙，这使核心区侧墙的刻蚀速率提高，从而在去除伪栅极过程中过多的去除侧墙从而形成尺寸较大的开口，进而使核心区形成的金属栅尺寸较大，这容易使金属栅与后续在金属栅上所形成插塞之间的寄生电容增大。从而影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
形成基底，所述基底包括用于形成输入输出器件的外围区和用于形成核心器件的核心区；在所述基底上形成伪栅结构，所述伪栅结构包括依次位于基底上的氧化层和伪栅极；在伪栅结构之间的所述基底上形成介质层，所述介质层露出所述伪栅结构的顶部表面；去除所述外围区伪栅结构的所述伪栅极，在所述外围区的介质层内形成露出所述氧化层的第一开口；对所述第一开口底部露出的所述氧化层进行氧化处理；在所述氧化处理之后，去除核心区伪栅结构的伪栅极和氧化层，形成第二开口；形成覆盖经氧化处理的氧化层、所述第一开口侧壁以及第二开口底部和侧壁的栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
本发明在对氧化层进行氧化处理的步骤之前，仅去除外围区伪栅结构的伪栅极以形成位于外围区介质层内的第一开口，因此所述氧化处理仅对第一开口底部露出的氧化层进行氧化。由于核心区伪栅结构的伪栅极并未去除，因此所述氧化处理并不会影响所述核心区伪栅结构的侧墙，可以避免填充第一开口和第二开口的金属层尺寸过大，从而改善了所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1至图8，示出了本发明半导体结构形成方法一实施例各个步骤的结构示意图。
参考图1，形成基底100，所述基底100包括用于形成输入输出器件的外围区100i和用于形成核心器件的核心区100c。
本实施例中，所述半导体结构包括鳍式场效应晶体管，因此所述基底100表面形成有鳍部110。
形成基底100的步骤包括：提供半导体衬底；在所述半导体衬底形成第三掩膜130；以所述第三掩膜130为掩膜，通过各向异性的干法刻蚀工艺刻蚀所述半导体衬底，形成所述基底100以及所述鳍部110。
所述半导体衬底用于为后续工艺提供操作平台，以及刻蚀形成鳍部110。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述半导体衬底为单晶硅衬底，因此所述基底100和所述鳍部110的材料均为单晶硅。
在本发明的其他实施例中，所述半导体衬底还可以选自具有外延层或外延层上硅结构。具体的，所述半导体衬底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所形成鳍部110的高度。
图形化的第三掩膜130用于定义所述鳍部110的位置和尺寸。形成图形化的第三掩膜130的步骤包括：在所述半导体衬底表面形成第三掩膜材料层；在所述第三掩膜材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述第三掩膜材料层直至露出所述半导体衬底表面，形成图形化的第三掩膜130。具体的，图形化的第三掩膜130的材料为氮化硅。
需要说明的是，本实施例中，在形成图形化的第三掩膜130的步骤之前，所述形成方法还包括在所述半导体衬底表面形成缓冲层(图中未示出)，以改善减小所述第三掩膜130和所述半导体衬底之间晶格失配的问题。具体的，本实施例中所述缓冲层的材料为氧化物。
所述第一图形化层可以为图形化的光刻胶层，采用涂布工艺和光刻工艺形成。此外为了缩小所述鳍部110的特征尺寸，以及相邻鳍部110之间的距离，所述第一图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned TriplePatterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
需要说明的是，在形成鳍部110的过程中，被刻蚀的半导体衬底表面可能存在损伤或微小的凹凸不平，为了对所述半导体衬底表面的损伤或凹凸不平进行修复，以改善所形成半导体结构的性能，本实施例中，在形成鳍部101的步骤之后，所述形成方法还包括：在所述基底100以及鳍部110的表面形成内衬氧化层(Liner oxide)(图中未示出)。所述内衬氧化层还可以圆滑所述基底100以及鳍部110表面的尖角，并充当后续所形成的膜层与所述基底100以及鳍部110之间的缓冲层，以减小晶格失配。具体的，可以通过化学气相沉积或热氧化的方式形成所述内衬氧化层。但是在本发明的其他实施例中，也可以不形成所述内衬氧化层，通过对所述基底和鳍部进行退火处理以修复损伤，本发明对此不作限制。
本实施例中，相邻鳍部110之间还形成有隔离结构120，以实现电隔离，其材料可以为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电系数小于2.5)。
形成隔离结构120的步骤包括：形成隔离材料层，所述隔离材料层填充于相邻鳍部110之间，且所述隔离材料层的顶部表面高于所述鳍部110的顶部表面；去除所述隔离材料层顶部的部分厚度，露出所述鳍部110的部分侧壁以形成隔离结构120。
随着半导体器件密度的提高，相邻鳍部110之间的尺寸相应缩小，使得相邻鳍部110之间沟槽的深宽比增大，为了使所述隔离材料层能够充分填充于相邻鳍部110之间的沟槽，形成所述隔离材料层的步骤包括：采用流体化学气相沉积工艺(Flowable ChemicalVapor Deposition,FCVD)形成所述隔离材料层。
具体的，采用流体化学气相沉积工艺形成所述隔离材料层的步骤包括：在所述基底100和所述第三掩膜130表面形成前驱体，所述前驱体为流体状态，且所述前驱体的表面高于第三掩膜130的表面；之后再通过退火工艺使所述前驱体固化，以形成隔离材料层。
本实施例中，所述前驱体的材料为含硅的可流动材料，所述可流动材料能够为含Si-H键、Si-N键以及Si-O键中一种或多种聚合物的聚合体。所述前驱体的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。因此，所述隔离材料层的材料包括氧化硅，所以由隔离材料层所形成隔离结构120的材料包括氧化硅。
由于所述前驱体为流体状态，因此所述前驱体能够充分填充于相邻鳍部110之间，因此所述前驱体固化所形成的隔离材料层也能够实现相邻鳍部110之间的充分填充。
需要说明的是，在形成隔离材料层的步骤之后，所述形成方法还包括对所述隔离材料层的顶部表面进行平坦化处理，为后续半导体工艺提高平整的操作表面。具体的，可以采用化学机械研磨的方式对所述隔离材料层的顶部表面进行平坦化处理。
在形成隔离材料层之后，去除所述隔离材料层顶部的部分厚度，露出所述鳍部110的部分侧壁以形成隔离结构120。所述隔离结构120的顶部表面低于所述鳍部110的顶部表面，以露出所述鳍部110的侧壁，从而使后续所形成的栅极结构能够覆盖所述鳍部110的侧壁。具体的，可以通过回刻工艺去除所述隔离材料层顶部的部分厚度，以形成所述隔离结构120。
参考图2和图3，其中图3是图2中沿A方向的视图，在所述基底100上形成伪栅结构140，所述伪栅结构140包括依次位于基底100上的氧化层141和伪栅极142。
需要说明的是，本实施例中，在形成基底100的步骤之后，在所述基底100上形成伪栅结构140的步骤之前，所述形成方法还包括：去除所述第三掩膜130(如图1所示)以露出所述鳍部110的顶部表面。
此外，在去除所述第三掩膜130的步骤之后，所述形成方法还包括：在所述鳍部110表面形成牺牲层；进行离子注入，以调节所形成晶体管的阈值电压；去除所述牺牲层。
本实施例中，所述外围区100i和核心区100c所形成的晶体管为鳍式场效应晶体管。因此在所述基底100上形成伪栅结构140的步骤中，所述氧化层141覆盖所述鳍部110表面，所述伪栅极142横跨所述鳍部110且覆盖所述鳍部110侧壁和顶部的部分氧化层141表面。
具体的，形成所述伪栅结构140的步骤包括：形成覆盖所述鳍部110表面的氧化层141；在所述氧化层141表面形成所述伪栅极142。
所述氧化层141的材料为氧化硅。本实施例中，可以通过原位水汽生成工艺在所述鳍部110侧壁和顶部表面形成所述氧化层141。所述原位蒸汽生成工艺包括：反应温度为900℃至1100℃，压力为4T至10T,氢气流量为0.2slm至2slm,氧气流量为10slm至40slm，反应时间为5s至30s；形成所述伪栅氧化层110的厚度为至
所述伪栅极142的材料为多晶硅。具体的，形成所述伪栅极142的步骤包括：在所述基底100、所述氧化层141表面形成伪栅材料层；对所述伪栅材料层进行平坦化，并在平坦化的伪栅材料层表面形成图形化的第四掩膜150，所述图形化的第四掩膜150用于定义所述伪栅极142的位置和尺寸；以所述图形化的第四掩膜150为掩膜，刻蚀所述伪栅材料层，直至露出所述基底100以及氧化层141的表面，形成所述伪栅极142。
在刻蚀所述伪栅材料层形成所述伪栅极142的过程中，很容易对所述氧化层141造成损伤，特别是位于边缘的氧化层141。由于工作电压不同，核心器件和输入输出器件的栅介质层厚度不同。所以外围区域100i形成金属栅极的过程中并不去除所述氧化层141，所述氧化层141作为栅介质层的一部分，从而使输入输出器件具有较厚的栅介质层。因此所述氧化层141的损伤会影响所形成输入输出器件的性能。
参考图4，在伪栅结构140之间的所述基底100上形成介质层160，所述介质层160露出所述伪栅结构140的顶部表面。
需要说明的是，本实施例中，在形成基底100、伪栅结构140的步骤之后，在形成介质层160的步骤之前，所述形成方法还包括：在所述伪栅结构140两侧的基底100内形成源区或漏区170。
还需要说明的是，本实施例中，在形成所述源区或漏区170的步骤之前，所述形成方法还包括在所述伪栅极142和第四掩膜150的侧壁形成偏移侧墙(图中未示出)以及位于偏移侧墙侧壁表面的侧墙(图中未示出)。所述偏移侧墙用于保护所述伪栅极141的侧壁表面，并用于定义形成源区或漏区170的轻掺杂区(LDD)相对于伪栅极142的位置；所述侧墙用于定义源区或漏区170与所述伪栅极142的相对位置。具体的，所述偏移侧墙的材料可以为氮化硅；所述侧墙的材料可以为氧化硅、氮化硅以及氮氧化硅中的一种或多种组合。
本实施例中，所述外围区100i和核心区100c所形成的晶体管为鳍式场效应晶体管。因此所述源区或漏区170为位于伪栅结构140两侧鳍部110内的抬升式(raised)源区或漏区170。
所述源区或漏区170的形成步骤包括：在所述伪栅结构140两侧的鳍部110内形成凹槽；采用外延工艺在向所述凹槽内填充半导体材料形成应力层；在所述应力层内掺杂离子以形成源区或漏区170。
本实施例中，所形成的鳍式场效应晶体管为PMOS，因此形成所述应力层的材料为锗硅材料，所述应力层内掺杂的离子为P型离子，所述应力层为“∑”形应力层，且所述应力层侧壁上具有指向伪栅结构140底部的尖角，以向位于伪栅结构140底部的沟道内引入更大的应力。但是本实施例中，形成PMOS的做法仅为一示例，本发明其他实施例中，所形成的晶体管还可以为NMOS。当所形成晶体管为NMOS时，形成应力层的材料为碳化硅，所述应力层内掺杂的离子为N型离子。
此外，在形成源区或漏区170的步骤之后，在形成介质层160的步骤之前，所述形成方法还包括形成覆盖所述基底100、所述伪栅结构140侧壁以及所述源区或漏区170表面的接触孔刻蚀停止层(Contact Etch Stop Layer,CESL)。具体的，所述接触孔刻蚀停止层的材料包括氮化硅，可以通过化学气相沉积、物理气相沉积或者原子层沉积等膜层沉积方式形成。
所述介质层160用于实现不同器件层之间的电隔离，还用于定义所述伪栅结构的形状和位置。所述介质层160的材料包括氧化硅、氮化硅氮氧化硅、低K介质材料或超低K介质材料。
所述介质层160的形成步骤包括：形成覆盖所述基底100、所述伪栅结构140以及所述源区或漏区170的介质材料层，所述介质材料层的顶部表面高于所述伪栅结构140的顶部表面；平坦化所述介质材料层，直至露出所述伪栅结构140的顶部表面。
具体的，可以通过流体化学气相沉积(FCVD)的方式形成所述介质材料层；可以通过化学机械掩膜的方式平坦化所述介质材料层。
结合参考图5，去除所述外围区100i伪栅结构140的所述伪栅极142，在所述外围区100i的介质层160内形成露出所述氧化层141的第一开口180。
由于本实施例中所述基底100还包括用于形成核心器件的核心区100c，因此，去除所述外围区100i伪栅结构142的所述伪栅极142的步骤包括：形成覆盖所述核心区100c的第一掩膜190；以所述第一掩膜190为掩膜，去除所述外围区100i基底100表面伪栅结构140的伪栅极142，在所述外围区100i基底100表面的介质层160内形成第一开口180。
所述第一掩膜190用于在去除所述外围区100i基底100表面伪栅结构140伪栅极141的过程中，保护核心区100c基底100表面伪栅结构140的伪栅极141，防止所述半导体工艺对所述核心区100c器件的影响。
具体的，所述第一掩膜190的材料包括光刻胶，可以通过曝光和刻蚀方式在所述核心区基底表面形成。此外，为了获得更好的光刻效果，本实施例中，所述第一掩膜190还可以包括底部抗反射层(Bottom Anti-Reflect Coating,BARC)。
去除所述外围区100i基底100表面伪栅结构140的伪栅极141的步骤包括：以所述第一掩膜190为掩膜，采用四甲基氢氧化铵(TMAH)湿法刻蚀的方式去除所述外围区100i基底100表面伪栅结构140的伪栅极142。
在去除所述伪栅极142的过程中，去除所述伪栅极12的半导体工艺会造成所述第一开口180底部的氧化层141受到损伤。而所述氧化层141会作为栅介质层的一部分，以增加所形成输入输出器件栅介质层的厚度，因此所述氧化层141的损伤会影响所形成输入输出器件的性能。
参考图6，对所述第一开口180底部露出的所述氧化层141进行氧化处理。
具体的，所述氧化层141的材料为氧化硅。因此对所述第一开口180底部露出的所述氧化层141进行氧化处理的步骤包括：采用快速热氧化(Rapid Thermal Oxidation,RTO)的方式对所述第一开口180底部露出的氧化层141进行氧化处理。
本实施例中，在进行快速热氧化处理的过程中，所述核心区100c伪栅结构140的伪栅极141并没有被去除，而且所述核心区100c基底100表面还覆盖有第一掩膜190，因此所述快速热氧化工艺并不会在核心区100c基底100表面伪栅结构140的伪栅极142表面形成氧化层，也就有效的改善了后续形成的金属栅极结构尺寸变大，金属栅极结构与源区或漏区170之间距离变小，从而引起连接源区或漏区的插塞与金属栅极结构之间发生短路以及寄生电容变大的问题。
具体的，在修复处理的步骤之后，所述第一开口180底部露出的所述氧化层141的厚度在到范围内。
结合参考图7，在所述氧化处理之后，去除核心区100c伪栅结构140的伪栅极142和氧化层141，形成第二开口200。
具体的，去除核心区100c伪栅结构140的伪栅极142和氧化层141的步骤包括：去除所述核心区100c表面伪栅结构140的伪栅极142，露出所述核心区100c鳍部110表面的氧化层141；形成覆盖所述外围区100i的第二掩膜210；以所述第二掩膜210为掩膜，去除所述核心区100c鳍部110表面的氧化层141，形成第二开口200。
所述第二掩膜210用于在去除所述核心区100c伪栅结构140氧化层141的过程中，保护所述外围区100i的氧化层141，防止所述氧化层141受到半导体工艺的影响。具体的，所述第二掩膜210的材料包括光刻胶，可以通过光刻胶涂覆工艺在所述外围区100i形成所述第二掩膜210。此外，为了获得更好的光刻效果，减小光刻过程中的反射，所述第二掩膜210还可以包括底部抗反射层(Bottom Anti-Reflect Coating,BARC)。
去除所述第二开口200底部的氧化层141的步骤包括：以所述第二掩膜210为掩膜，采用氢氟酸湿法刻蚀方式去除所述第二开口210底部的氧化层141，露出所述基底100的表面。本实施例中，所述晶体管为鳍式场效应晶体管，因此所述第二开口200底部露出核心区100c基底100的鳍部110的表面。
结合参考图8，形成覆盖经氧化处理的氧化层141、所述第一开口180侧壁以及第二开口200底部和侧壁的栅介质层。
本实施例中，在形成第二开口200的步骤之后，在形成栅介质层230的步骤之前，所述形成方法还包括去除所述第二掩膜210，以露出所述第一开口180。具体的，所述第二掩膜210的材料包括光刻胶，因此可以通过灰化(ash)工艺去除所述第二掩膜210。
需要说明的是，在去除所述第二掩膜210的步骤之后，在形成栅介质层的步骤之前，所述形成方法还包括：形成覆盖所述第二开口200底部的界面层220(Interlayer,IL)。
所述界面层220的材料为氧化硅，可以通过热氧化工艺形成。需要说明的是，所述界面层220后续用于构成核心区100c金属栅极结构栅介质层的一部分，但是所述界面层220的厚度小于所述外围区100i氧化层141的厚度。
所述栅介质层包括由高K介质材料(介电系数大于3.9)形成的高K介质层231。所述高K介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
需要说明的是，所述形成方法还包括：形成覆盖经氧化处理的氧化层140、所述第一开口180底部和侧壁以及第二开口200底部和侧壁的保护层230，所述保护层230的材料包括氮化钛。所述保护层230用于防止后续所形成的金属栅极的金属离子扩散，以提高所形成晶体管的性能。
需要说明的是，本实施例中，所述核心区100c和外围区100i金属栅极结构的栅介质层、保护层230可以同时形成，但是本发明对此不做限制。
继续参考图8，在所述第一开口180和第二开口200中填充金属层，位于所述第一开口180中的氧化层141、栅介质层和金属层240用于构成第一栅极结构250i，位于所述第二开口中的栅介质层和金属层240用于构成第二栅极结构250c。
本实施例中，所述晶体管为高K金属栅晶体管，因此所述栅电极的材料为金属，具体包括铜、钨、铝或银。
本发明在对氧化层进行氧化处理的步骤之前，仅去除外围区伪栅结构的伪栅极以形成位于外围区介质层内的第一开口，因此所述氧化处理仅对第一开口底部露出的氧化层进行氧化。由于核心区伪栅结构的伪栅极并未去除，因此所述氧化处理并不会影响所述核心区伪栅结构的侧墙，可以避免填充第一开口和第二开口的金属层尺寸过大，从而改善了所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括用于形成输入输出器件的外围区和用于形成核心器件的核心区；
在所述基底上形成伪栅结构，所述伪栅结构包括依次位于基底上的氧化层和伪栅极；
在伪栅结构之间的所述基底上形成介质层，所述介质层露出所述伪栅结构的顶部表面；
去除所述外围区伪栅结构的所述伪栅极，在所述外围区的介质层内形成露出所述氧化层的第一开口；
对所述第一开口底部露出的所述氧化层进行氧化处理；
在所述氧化处理之后，去除核心区伪栅结构的伪栅极和氧化层，形成第二开口；
形成覆盖经氧化处理的氧化层、所述第一开口侧壁以及第二开口底部和侧壁的栅介质层；
在所述第一开口和第二开口中填充金属层，位于所述第一开口中的氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
2.如权利要求1所述的形成方法，其特征在于，去除所述外围区伪栅结构的所述伪栅极的步骤包括：
形成覆盖所述核心区的第一掩膜；
以所述第一掩膜为掩膜，去除所述外围区基底表面伪栅结构的伪栅极，在所述外围区基底表面的介质层内形成第一开口。
3.如权利要求2所述的形成方法，其特征在于，形成覆盖所述核心区基底表面的第一掩膜的步骤中，所述第一掩膜的材料包括：光刻胶。
4.如权利要求2所述的形成方法，其特征在于，去除所述外围区基底表面伪栅结构的伪栅极的步骤包括：以所述第一掩膜为掩膜，采用四甲基氢氧化铵湿法刻蚀的方式去除所述外围区基底表面伪栅结构的伪栅极。
5.如权利要求1所述的形成方法，其特征在于，所述氧化层的材料为氧化硅；
对所述第一开口底部露出的所述氧化层进行氧化处理的步骤包括：采用快速热氧化的方式对所述第一开口底部露出的所述氧化层进行氧化处理。
6.如权利要求5所述的形成方法，其特征在于，经氧化处理后，所述氧化层的厚度在到范围内。
7.如权利要求1所述的形成方法，其特征在于，去除核心区伪栅结构的伪栅极和氧化层的步骤包括：
去除所述核心区表面伪栅结构的伪栅极，露出所述核心区鳍部表面的氧化层；
形成覆盖所述外围区的第二掩膜；
以所述第二掩膜为掩膜，去除所述核心区鳍部表面的氧化层，形成第二开口。
8.如权利要求7所述的形成方法，其特征在于，形成覆盖所述外围区的第二掩膜的步骤中，所述第二掩膜的材料包括：光刻胶。
9.如权利要求7所述的形成方法，其特征在于，去除所述核心区鳍部表面的氧化层的步骤包括：以所述第二掩膜为掩膜，采用氢氟酸湿法刻蚀方式去除所述第二开口底部的氧化层。
10.如权利要求1所述的形成方法，其特征在于，所述栅介质层包括高K介质层。
11.如权利要求1所述的形成方法，其特征在于，形成所述第二开口的步骤之后，形成所述栅介质层的步骤之前，所述形成方法还包括：形成覆盖经氧化处理的氧化层、所述第一开口底部和侧壁以及第二开口底部和侧壁的保护层，所述保护层的材料包括氮化钛。
12.如权利要求1所述的形成方法，其特征在于，在所述基底上形成伪栅结构的步骤包括：采用原位水汽生成工艺在所述基底上形成所述氧化层。
13.如权利要求1所述的形成方法，其特征在于，所述半导体结构包括鳍式场效应晶体管，所述基底表面形成有鳍部；
形成基底的步骤包括：
提供半导体衬底；
在所述半导体衬底形成第三掩膜；
以所述第三掩膜为掩膜刻蚀所述半导体衬底，形成所述基底以及所述鳍部；
在形成基底的步骤之后，在所述基底上形成伪栅结构的步骤之前，所述形成方法还包括：去除所述第三掩膜；
在所述基底上形成伪栅结构的步骤中，所述氧化层覆盖所述鳍部表面，所述伪栅极横跨所述鳍部且覆盖所述鳍部侧壁和顶部的部分氧化层表面。
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