CN108878529A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，通过在第一侧墙的侧壁以及第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙，从而可以避免金属栅极叠层结构到源/漏区间的缺陷穿通问题，避免栅极到源/漏区的漏电，通过第二侧墙和第一侧墙的厚度叠加，可以增加栅极到源/漏区之间的绝缘层厚度，避免栅极诱导漏电，提高器件可靠性。

Description

半导体器件及其制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
在45nm技术节点及以上的MOS晶体管工艺中，一般都是采用二氧化硅作为栅氧化层，采用多晶硅作为栅极材料。随着半导体器件几何尺寸的进一步缩小，栅氧化层厚度也随着减小，这将带来越来越高的栅漏电流。在32nm技术节点及以下，已经大规模地采用高K介质/金属栅(HKMG)结构来代替栅氧化层/多晶硅栅极结构作为解决方案，由此减轻多晶硅栅极结构的耗尽效应(即掺杂剂从多晶硅栅极结构扩散)，并控制泄漏电流，从而确保高度集成的半导体器件的电性能。现有的高K介质/金属栅极(HKMG)结构通常由“替代栅极”工艺形成，即在栅氧化层/多晶硅伪栅极结构的位置，以高K介质/金属栅极结构替换。这种替代栅极工艺中，高K介质/金属栅极结构底部和源/漏区之间很容易存在损伤缺陷，甚至空洞缺陷，造成栅极漏电，甚至器件失效。
发明内容
本发明的目的在于一种半导体器件及其制造方法，能够避免去除伪栅的刻蚀工艺造成源/漏区和栅极间的穿通，避免栅极到源/漏区的漏电，提高器件的可靠性。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底表面上依次形成伪栅极层和具有栅极图案的图形化掩膜层；
以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀，以形成伪栅极；
在所述伪栅极的侧壁上形成第一侧墙；
以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底；
在所述第一侧墙的侧壁上以及所述第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙；
至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口；
在所述栅极开口中依次形成高K栅介质层以及金属栅电极层，以形成金属栅极叠层结构。
可选的，所述第二侧墙的厚度不大于所述第一侧墙的厚度。
可选的，所述第一侧墙的厚度为2nm～8nm，所述第二侧墙的厚度为2nm～6nm。
可选的，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。
可选的，在形成第二侧墙之后或者形成所述金属栅电极层之后，对所述第二侧墙外侧的半导体衬底进行源/漏区离子注入，以形成源/漏区；或者，先对所述第二侧墙外侧的半导体衬底进行刻蚀，以形成源漏沟槽，然后在所述源/漏区沟槽中进行源/漏区半导体材料外延生长，以形成源/漏区。
可选的，在所述半导体衬底上形成伪栅极层之前，还在所述半导体衬底表面上形成伪栅介质层；
以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，刻蚀所述伪栅极层至所述伪栅介质层表面或所述伪栅介质层中，或者刻蚀所述伪栅极层以及所述伪栅介质层至所述半导体衬底表面；
至少去除所述第二侧墙所围区域中的伪栅极时，还去除所述伪栅介质层。
可选的，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，形成的所述伪栅极层覆盖在所述多个鳍片和器件隔离结构上方；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，在所述多个鳍片的表面上以及相邻鳍片之间的器件隔离结构的表面上剩余的伪栅极层连为一体，形成所述伪栅极。
可选的，以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底时，刻蚀所述器件隔离结构的厚度大于刻蚀所述鳍片的厚度。
可选的，刻蚀所述器件隔离结构的厚度为5nm～15nm，刻蚀所述鳍片的厚度为1nm～6nm。
可选的，在形成所述伪栅极之后，还以所述伪栅极为掩膜，对所述伪栅极两侧的半导体衬底进行LDD(轻掺杂漏区)离子注入。
可选的，在至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口之前，在所述半导体衬底、第二侧墙、第一侧墙以及伪栅极的表面上形成层间介电层，平坦化所述层间介电层的顶部直至暴露出所述伪栅极的顶部。
本发明还提供一种半导体器件，包括：
半导体衬底；
金属栅极叠层结构，包括依次形成于所述半导体衬底表面上的高K栅介质层和金属栅电极层；
第一侧墙，覆盖在所述金属栅极叠层结构的侧壁；
第二侧墙，覆盖在所述第一侧墙的外侧壁，且底部延伸至所述半导体衬底的部分侧壁上。
可选的，所述第二侧墙的厚度不大于所述第一侧墙的厚度。
可选的，所述第一侧墙的厚度为2nm～8nm，所述第二侧墙的厚度为2nm～6nm。
可选的，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。
可选的，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，所述金属栅极叠层结构至少覆盖在所述多个鳍片及相邻鳍片之间的器件隔离结构的顶部表面上，所述第二侧墙的底部延伸至所述多个鳍片及相邻鳍片之间的器件隔离结构的部分侧壁上。
可选的，所述第二侧墙的底部沿所述鳍片侧壁延伸的深度为1nm～6nm，所述第二侧墙的底部沿所述器件隔离结构侧壁延伸的深度为5nm～15nm。
可选的，在所述金属栅极叠层结构、第一侧墙和第二侧墙的两侧的半导体衬底中还形成有源/漏区，所述源/漏区采用离子注入工艺形成，或者采用沟槽刻蚀工艺结合外延生长工艺形成。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、通过第二侧墙的底部延伸至下方的半导体衬底(包括有源区和有源区之间的器件隔离结)的部分侧壁上，从而可以避免栅极到源/漏区(S/D)间的缺陷穿通问题，避免栅极到源/漏区的漏电；
2、通过第二侧墙和第一侧墙的厚度叠加，可以增加栅极到源/漏区之间的绝缘层厚度，避免栅极诱导漏电，提高器件可靠性。
附图说明
图1A是一种半导体器件的制造方法中的立体结构示意图；
图1B是沿图1A中XX’线的剖面结构示意图；
图1C是沿图1A中YY’线的剖面结构示意图；
图2是本发明具体实施例的半导体器件的制造方法流程图；
图3A是本发明具体实施例的半导体器件的制造方法中的立体结构示意图；
图3B至图3F是沿图3A中的XX’线的剖面结构示意图；
图4A至4E是沿图3A中的YY’线的剖面结构示意图。
具体实施方式
随着场效晶体管(field effect transistors，FETs)器件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管器件，例如鳍状场效晶体管(fin field effecttransistor，Fin FET)器件来取代平面晶体管器件已成为目前的主流发展趋势。由于鳍状场效晶体管器件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸器件面临的漏极引发能带降低(draininduced barrier lowering，DIBL))效应，并可以抑制短通道效应(short channeleffect，SCE)。再者，由于鳍状场效晶体管器件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。
请参考图1A至1C，现有的鳍状场效晶体管器件的制作工艺，通常包括以下步骤：
首先，请参考图1A，提供半导体衬底100，所述半导体衬底100表面上形成有多个鳍片101，相邻鳍片101之间形成有浅沟槽隔离(shallow trench isolation，STI)结构102，在半导体衬底100表面上，即鳍片101和STI结构102的表面上形成伪栅极叠层结构，所述伪栅极叠层结构包括栅氧化层103和多晶硅层104，多个鳍片101上的伪栅极叠层结构连为一体，成为栅极线，即一条伪栅极叠层结构围绕在鳍片101的三面上，且延伸覆盖在相邻鳍片101间的STI 102表面上。
接着，请参考图1B和图1C，在伪栅极叠层结构、鳍片101和STI结构102表面上沉积一层侧墙材料，然后刻蚀所述侧墙材料，以在伪栅极叠层结构侧壁形成侧墙(spacer)105。侧墙105的底部在鳍片101区域与鳍片101的顶部齐平(如图1B所示)，在STI结构102区域与STI结构102的顶部齐平(如图1C所示)。
然后，请继续参考图1B和图1C，以侧墙105和伪栅极叠层结构为掩膜，刻蚀侧墙105和伪栅极叠层结构两侧的鳍片101以及STI结构102，以形成源/漏区沟槽，采用选择性外延生长工艺在所述源/漏区沟槽中外延生长SiGe等应力层，以形成能够向沟道区引入应力的源/漏区106，提高载流子迁移率。
之后，请继续参考图1B和图1C，采用湿法刻蚀工艺或者干法刻蚀工艺去除伪栅极叠层结构，即去除侧墙105所围的多晶硅层104和栅氧化层103，形成栅极开口；在栅极开口中依次沉积高K栅介质层107和金属栅电极层，从而形成高K介质/金属栅极(HKMG)结构。
上述工艺中，由于半导体器件的栅极与源/漏区之间的距离越来越近，在刻蚀鳍片101以及STI结构102形成源/漏区沟槽时，侧墙105底部的栅氧化层103以及STI结构102的侧壁会受到一定损伤而产生缺陷(weak point，如图1B和1C中的虚线圈所示)，之后在刻蚀去除伪栅极叠层结构时，该缺陷(weak point)位置很容易被穿通(punch through)，从而造成栅极漏电，甚至器件失效。
本发明提供一种半导体器件及其制造方法，其核心方案在于，现在伪栅极叠层结构形成一定厚度且底部与鳍片或者STI结构顶部齐平的第一侧墙，然后在第一侧墙的保护下继续刻蚀鳍片以及STI结构等至一定深度，进而在第一侧墙侧壁以及所述一定深度的鳍片以及STI结构的侧壁上形成第二侧墙，第二侧墙可以在后续刻蚀鳍片以及STI结构形成源/漏区沟槽时，保护伪栅极叠层结构底部，同时在去除伪栅极叠层结构时避免穿通，并在去除伪栅极叠层结构后提供额外的高K栅介质层的填充空间，由此保证了后续形成的高K介质/金属栅极(HKMG)结构与源/漏区之间的电隔离性能，避免栅极到源/漏区的漏电，提高了器件可靠性。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供半导体衬底，在所述半导体衬底表面上依次形成伪栅极层和具有栅极图案的图形化掩膜层；
S2，以所述图形化掩膜层为掩膜，至少刻蚀所述伪栅极层，以形成伪栅极；
S3，在所述伪栅极的侧壁上形成第一侧墙；
S4，以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底；
S5，在所述第一侧墙的侧壁上以及所述第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙；
S6，至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口；
S7，在所述栅极开口中依次形成高K栅介质层以及金属栅电极层，以形成金属栅极叠层结构。
下面以FinFET器件及其制造为例，并结合图3A至图3F以及图4A至图4E来详细说明本发明的技术方案。其中，图3B至3F是沿图3A的XX’线的剖面结构示意图，即沿鳍片的剖面结构示意图；图4A至图4E是沿图3A的YY’线的剖面结构示意图，即沿器件隔离结构的剖面结构示意图，
请参考图3A，在步骤S1中，首先提供表面上形成有多个鳍片301以及相邻鳍片301之间形成有器件隔离结构302的半导体衬底300，所述半导体衬底300的选材不受限制，能够选取适于工艺需求或易于集成的衬底，可以为硅衬底、锗硅(SiGe)衬底、碳硅(SiC)衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。在本实施例中，鳍片301为半导体衬底300的一部分，其形成工艺包括：
首先，在所述半导体衬底300表面形成图形化掩膜层(例如光刻胶，未图示)，所述图形化掩膜层中图案定义了半导体衬底300表面需要形成鳍片301的对应区域；
然后，以所述图形化掩膜层为掩膜，刻蚀所述半导体衬底300，在所述半导体衬底300内形成若干沟槽，相邻沟槽之间的半导体衬底300即为所述鳍片301；
接着，通过化学气相沉积工艺或物理气相沉积工艺等在所述半导体衬底300、鳍片301的表面沉积隔离材料层，并通过化学机械抛光工艺(CMP)平坦化所述隔离材料层，直至暴露出所述鳍片301的顶部表面为止；在平坦化所述隔离材料层之后，回刻蚀所述隔离材料层，并暴露出鳍片301的部分侧壁表面，形成所述器件隔离结构302，所述器件隔离结构302优选为浅沟槽隔离(STI)结构，用于实现相邻MOS元件的有源区隔离。在一实施例中，为了避免所述化学机械抛光工艺(CMP)对鳍片301顶部造成损伤，还可以在形成隔离材料层之前，在半导体衬底300和鳍片301表面形成抛光停止层，所述抛光停止层的材料与隔离材料层的材料不同，当所述化学机械抛光工艺暴露出所述抛光停止层之后，对所述抛光停止层进行过抛光或湿法刻蚀工艺，以暴露出鳍片301的顶部表面。所述回刻蚀工艺为各向异性的干法刻蚀工艺，由于所述化学机械抛光工艺(CMP)使隔离材料层的表面平坦，因此经过所述回刻蚀之后，所述器件隔离结构302的表面平坦。器件隔离结构302中的隔离材料层可以为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种组合。
然后，对鳍片301进行阱离子注入，形成P阱(用于形成NMOS元件的导电沟道)或者N阱(用于形成PMOS元件的导电沟道)，并对形成的阱进行多次离子注入，注入离子类型与阱离子注入的离子类型相同，用于改善形成的MOS元件的抗击穿性能(Punch-throughPrevention)和调整形成的MOS元件的阈值电压。
在本发明的其他实施例中，鳍片301还可以为半导体衬底300表面上的半导体外延层，所述半导体外延层采用选择性外延沉积工艺形成于所述半导体衬底300表面，其材料不受限制，例如为硅、锗、碳硅或锗硅等，能够满足特定的工艺需求，且沉积厚度能够通过外延工艺进行控制，从而控制所形成的鳍片301的高度。
请参考图3B和图4A，在步骤S1中，可以采用热生成工艺(如热氧化或热氧氮化该工艺)、原位蒸气生成(ISSG)工艺或者沉积工艺等，至少在所述鳍片301表面形成伪栅介质层303。所述沉积工艺诸如普通的化学气相沉积(CVD)、等离子体辅助CVD、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积以及其它类似沉积工艺。伪栅介质层303的材料包括氧化物、氧氮化物、氮化物、金属硅酸盐和/或氮化金属硅酸盐(nitrided metal silicate)，例如伪栅介质层303可以包括SiO2、氮化SiO2、Si3N4、SiON、高K介电材料(K大于4)或者它们的多层。本实施例中，鳍片301的材料为体硅，采用原位蒸气生成(ISSG)工艺，并控制工艺温度维持在1050℃，可以在鳍片301表面上形成伪栅介质层303，原位蒸气生成(ISSG)工艺是在快速热退火腔室中，通入氢气与氧气，在热的鳍片301表面原位化合成水蒸汽，再与鳍片301的硅等化合形成氧化物的过程，此过程中，器件隔离结构302的表面上没有伪栅介质层303。
请继续参考图3B和图4A，在步骤S1中，可以通过合适的沉积工艺，诸如低压化学气相沉积(LPCVD)或等离子体增强沉积(PECVD))工艺等，在伪栅介质层303的表面上形成伪栅极层304。伪栅极层304的材质可以包括多晶硅(poly Si)、非晶硅(α-Si)、金属(如Al、Ti、Ta等)、合金、金属氮化物(如TiN、TaN等)中的至少一种。
请继续参考图3B和图4A，在步骤S1中，可以通过合适的沉积工艺，举例来说，诸如低压化学气相沉积(LPCVD)等，在伪栅极层304上形成掩膜层，其材质可以是氮化物、氧化物和氮氧化物中的至少一种，例如氮化硅(SiN)、增强型氧化物(PEOX)，用于稍后刻蚀的掩模层。然后，通过常用的光刻掩模刻蚀工艺对掩膜层刻蚀，形成具有栅极图案的图形化掩膜层305。之后，去除光刻掩模刻蚀工艺所用的光刻胶等，避免光刻胶在后续工艺中产生额外的有机聚合产物。
请继续参考图3B和4A，在步骤S2中，以图形化掩膜层305为掩膜，采用干法刻蚀工艺，刻蚀伪栅极层304至伪栅介质层303表面或者伪栅介质层303中一定深度，以形成伪栅极。在本发明的其他实施例中，以图形化掩膜层305为掩膜，也可以依次刻蚀伪栅极层304、伪栅介质层303分别至鳍片301表面和器件隔离结构302表面，形成主要由伪栅介质层303和伪栅极层304堆叠构成的伪栅极叠层结构。其中，形成伪栅极叠层结构后，在所述多个鳍片的表面上以及相邻鳍片之间的器件隔离结构的表面上剩余的伪栅极层连为一体，形成所述伪栅极，即伪栅极线。
请继续参考图3B和4A，在步骤S3中，可以通过合适的沉积工艺，诸如低压化学气相沉积(LPCVD)或等离子体增强沉积(PECVD))工艺等，在半导体衬底300(包括鳍片301、器件隔离结构302)以及图形化掩膜层305表面沉积第一侧墙材料，并对所述第一侧墙材料进行刻蚀，以在伪栅极侧壁上形成第一侧墙306。所述第一侧墙306的材料选自氧化硅、氮化硅、氮氧化硅中的至少一种。所述第一侧墙的厚度为2nm～8nm，
请参考图3C和4B，在步骤S4中，以第一侧墙306和图形化掩膜层305、伪栅极为掩膜，依次刻蚀第一侧墙306外侧的伪栅介质层303和半导体衬底300，刻蚀停止在半导体衬底300中至一定深度，即刻蚀分别停止在第一侧墙306外侧的鳍片301和器件隔离结构302至一定深度，即在鳍片301中形成鳍片沟槽301a以用于后续形成第二侧墙，在器件隔离结构302中形成器件隔离结构沟槽302a以用于后续形成第二侧墙，其中，鳍片沟槽301a的深度h1小于器件隔离结构沟槽302a的深度h2。本实施例中，鳍片沟槽301a的深度h1为1nm～6nm，器件隔离结构沟槽302a的深度h2为5nm～15nm。需要说明的是，当步骤S2中刻蚀伪栅极层304至伪栅介质层303表面或伪栅介质层303一定深度时，在步骤S4中，以第一侧墙306和图形化掩膜层305、伪栅极为掩膜，刻蚀伪栅介质层303和半导体衬底300后，能够形成主要由伪栅介质层303和所述伪栅极堆叠形成的伪栅极叠层结构。
可选的，在形成主要由伪栅介质层303和所述伪栅极堆叠形成的伪栅极叠层结构之后，还以所述伪栅极叠层结构为掩膜，对所述伪栅极叠层结构两侧的鳍片301进行LDD(轻掺杂漏区)离子注入，以提高最终制得的FinFET器件的性能。
请继续参考图3C和4B，在步骤S5中，以通过合适的沉积工艺，诸如低压化学气相沉积(LPCVD)或等离子体增强沉积(PECVD)工艺等，在半导体衬底300(包括鳍片301、鳍片沟槽301a、器件隔离结构302、器件隔离结构沟槽302a)、伪栅介质层303以及图形化掩膜层305表面沉积第二侧墙材料，沉积厚度(在第一侧墙306侧壁上的厚度)优选为小于第一侧墙306的沉积厚度，在保证栅极区域和源/漏区之间的电隔离的同时，还能保证第二侧墙引入的寄生电容符合器件性能要求，例如所述第二侧墙材料的沉积厚度为2nm～8nm。之后，对所述第二侧墙材料进行刻蚀，以在第一侧墙306侧壁、鳍片沟槽301a侧壁、器件隔离结构沟槽302a侧壁和第一侧墙306底部的伪栅介质层303侧壁上形成第二侧墙307，即此时第二侧墙307的底部延伸在鳍片301的侧壁上的深度为鳍片沟槽301a的深度，延伸在器件隔离结构302的侧壁上的深度为器件隔离结构沟槽302a的深度。所述第二侧墙307的材料选自氧化硅、氮化硅、氮氧化硅中的至少一种，可以与第一侧墙306的材质完全相同。
可选的，在形成第二侧墙307之后，还可以进一步形成源/漏区308。当然，源/漏区308的形成也可以在金属栅极叠层结构(即高K栅介质/金属栅电极)形成之后实现。请参考图3D、图3E、图4C和图4D，源/漏区308的一种形成工艺过程包括：在形成第二侧墙307之后，先通过干法刻蚀工艺或者通过干法刻蚀结合湿法刻蚀的工艺，对所述伪栅极叠层结构、第一侧墙306和第二侧墙307两侧的鳍片301和器件隔离结构302进行刻蚀，形成源/漏沟槽301b、302b，形状为U形或Σ形，其中鳍片301与其邻接的器件隔离结构302中的源/漏沟槽是连通的；然后采用选择性外延工艺在源/漏沟槽301b、302b中进行不同于鳍片301材料的半导体层外延生长，外延生长的半导体层例如锗硅(SiGe)、锗(Ge)、硅(Si)、碳硅(SiC)、锡锗(GeSn)、锡锗硅(SiGeSn)、锡硅(SiSn)或III-V族材料等材料，在源/漏沟槽301b、302b中的半导体层外延生长过程中，还可以对所述半导体层进行原位离子掺杂，或者在外延生长后对所述半导体层进行离子注入，并对掺杂离子进行退火激活，使得掺杂离子向鳍片301的底部以及第二侧墙307底部扩散，以形成抬升的源/漏区308(形状为U形或Σ形)，抬升的源/漏区308的顶部通常高于鳍片301和器件隔离结构302的顶部。本实施例中，当鳍片301为Si时，源/漏沟槽301b、302b中外延的半导体层可以为SiGe或者SiC,当鳍片301为SiGe或者SiC时，源/漏沟槽301b、302b中外延的半导体层可以为Si，由此可施加应力至伪栅极叠层结构下方的沟道区，以增加载流子移动率并改善元件表现。源/漏区308的另一种形成工艺过程包括：以述伪栅极叠层结构、第一侧墙306和第二侧墙307为掩膜，通过在所述述伪栅极叠层结构、第一侧墙306和第二侧墙307两侧的鳍片301中直接进行源漏区重掺杂(S/D)离子注入，并对注入离子进行退火激活，形成源/漏区308，这种工艺形成的源/漏区308的顶部表面与鳍片301顶部表面齐平。
此外，在形成源/漏区308之后还可以进一步的在源/漏区308的表面形成金属硅化物，用于后续的电接触，以降低接触电阻。金属硅化物的形成工艺包括：在器件隔离结构302、鳍片301、源/漏区308、第二侧墙307、第一侧墙306以及图形化掩膜层305表面沉积钛(Ti)、钴(Co)、镍(Ni)或钨(Wu)等金属层，然后对所述金属层退火，以使所述金属层与源/漏区308的硅等反应形成金属硅化物后，最后再移除未反应的金属层。
请参考图3F和4E，在步骤S6中，首先，可以继续通过化学气相沉积工艺等在半导体衬底300(包括鳍片301、器件隔离结构302、源/漏区308)表面、第二侧墙307侧壁以及第一侧墙306和图形化掩膜层305表面上，依次沉积接触刻蚀停止层(CESL)309以及层间介电层(ILD)310，以填充在鳍片301和伪栅叠层结构之间的间隙内。其中，接触刻蚀停止层(CESL)309可以包括氮化硅、氧化硅、氮氧化硅和/或本领域中已知的其他材料，可以通过等离子体增强沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成，一方面可以用于后续工艺的停止点检测，另一方面还可以降低伪栅叠层结构之间空隙的深宽比，有利于层间介电层310填充，避免形成填充空洞，层间介电层310可以是诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃BPSG、熔融石英玻璃FSG、磷硅酸盐玻PSG、硼掺杂的硅玻璃BSG)和/或其他合适的介电材料，可以通过PECVD工艺或其他合适的沉积技术形成，其厚度足以覆盖图形化掩膜层305的顶部。
请继续参考图3F和4E，在步骤S6中，然后，执行化学机械抛光(CMP)工艺，对层间介电层310进行顶部平坦化，直至暴露出刻蚀停止层307表面，之后可以通过湿法刻蚀工艺或干法刻蚀工艺等去除伪栅极(即伪栅极层304)表面的刻蚀停止层309和图形化掩膜层305，从而暴露出下方的伪栅极(即伪栅极层304)。接着，通过湿法刻蚀工艺、干法刻蚀工艺或者先干法刻蚀后湿法刻蚀的工艺，至少去除第二侧墙307所围区域中的所述伪栅极(即伪栅极层304)和伪栅极下方的伪栅介质层303，在伪栅极(即伪栅极层304)和伪栅介质层303的位置形成栅极开口，用于后续金属栅极叠层结构的制作，此时，所述层间介电层310中具有若干栅极开口。在本步骤中，由于第二侧墙307的底部低于伪栅介质层303，即使在形成源/漏区308时造成伪栅介质层303处的一定损伤缺陷，第二侧墙307也能够在去除伪栅极层304和伪栅介质层303的刻蚀工艺中，起到保护隔离作用，避免源/漏区308与栅极区域间的穿通问题。
请继续参考图3F和4E，在步骤S7中可以采用现有的金属栅极形成工艺，在栅极开口中形成金属栅极叠层结构，具体过程如下：
首先，通过已知的沉积工艺，如化学气相沉积、原子层沉积、溅射沉积或物理气相沉积等工艺，在层间介电层310以及各个栅极开口的表面沉积高K栅介质层311，高K栅介质层311覆盖在栅极开口的侧壁和底部表面上，其材料可以是介电常数K大于约4.0(优选地大于7.0)的绝缘材料，所述绝缘材料包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种，特别优选的是氧化铪、氧化锆、氧化钛和氧化铝。优选地，使用原子层沉积工艺，从而可以控制反应器中的金属氧化物前驱体(例如，金属氯化物)和蒸汽的流速、温度和压力，以在栅极开口表面和高K栅介质层311之间生成原子光滑的界面和理想厚度。鳍片301与第一侧墙306底部之间的区域也被高K栅介质层311填充。
然后，可以通过原子层沉积或物理气相沉积等沉积工艺并结合相应的光刻工艺和刻蚀工艺，来分别形成PMOS元件的功函数层和NMOS元件的功函数层(未图示)，此时功函数层可以同时覆盖在层间介电层310上方的高K栅介质层311的表面上。其中，功函数层可包括一层或多层，用于形成NMOS元件的功函数层可以是氮化钛、氮化铊、钛铝合金、氮化钛铝和氮化钨，而用于形成PMOS元件的功函数层可以是氮化钛、氮化铊和氮化钨等。
接着，可以通过原子层沉积工艺、物理气相沉积工艺或溅射沉积工艺等在功函数层表面上沉积金属栅电极层312，金属栅电极层312的沉积厚度能够填满各个栅极开口，金属栅电极层312除覆盖在栅极开口中的功函数层表面上以外，还覆盖在层间介电层310上方的功函数层表面上，之后可以通过CMP工艺去除层间介电层310表面上多余的金属栅电极层312、功函数层和高K栅介质层311，从而形成金属栅极叠层结构，进而完成NMOS元件、PMOS元件的制造。其中，金属栅电极层312可以为不包含大量硅或者多晶硅的任何含金属的导电材料，可以包括铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钌、钯、钼、铌以及这些元素及其他元素形成的合金、金属碳化物(例如碳化钛、碳化锆、碳化钽、碳化钨和碳化铊)、金属氮化物(例如氮化钽、氮化钛、氮化铊)、金属硅化物(如硅化钨、硅化钛、硅化钴、硅化镍、氮硅化铊)中的一种或多种。
需要说明的是，上述半导体器件的制造方法，虽然以FinFET器件的制造为例来进行详细说明，但是本领域技术人员可以预料到所述半导体器件的制造方法可以推广到任何适合的MOS器件的制造中，即提供的半导体衬底300表面上没有鳍片时，也可采用所述半导体器件的制造方法来避免源/漏区与栅极结构间的穿通问题。
由上所述，本发明的半导体器件的制造方法，通过在第一侧墙的侧壁以及第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙，即第二侧墙的底部低于伪栅叠层结构以及后续形成的金属栅极叠层结构，能够避免源/漏区形成时造成的损伤缺陷在伪栅叠层结构去除过程中穿通，从而避免形成的金属栅极叠层结构漏电，提高了器件的可靠性。此外，同时通过第二侧墙和第一侧墙的厚度叠加，还可以增加金属栅极叠层结构到源/漏区之间(即金属栅极叠层结构侧壁)的绝缘层厚度，避免栅极诱导漏电，提高器件可靠性。
请参考图3A、3F和4E，本发明还提供一种半导体器件，包括：半导体衬底300，金属栅极叠层结构，第一侧墙306，第二侧墙307。所述金属栅极叠层结构包括依次形成于所述半导体衬底300表面上的高K栅介质层311和金属栅电极层312，所述第一侧墙306覆盖在所述高K栅介质层311侧壁，且底部与所述高K栅介质层311的上表面齐平，第二侧墙307覆盖在所述第一侧墙306侧壁和第一侧墙306底部的高K栅介质层311的侧壁上，且底部延伸至所述半导体衬底300的部分侧壁上。可选的，所述第二侧墙307的厚度不大于所述第一侧墙306的厚度，例如，所述第一侧墙306的厚度为2nm～8nm，所述第二侧墙的厚度307为2nm～6nm。所述第一侧墙306和所述第二侧墙307的材料分别选自氧化硅、氮化硅、氮氧化硅中的至少一种，例如均为氮化硅。
高K栅介质层311的材料可以是介电常数K大于约4.0(优选地大于7.0)的绝缘材料，所述绝缘材料包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种，特别优选的是氧化铪、氧化锆、氧化钛和氧化铝。金属栅电极层312可以为不包含大量硅或者多晶硅的任何含金属的导电材料，可以包括铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钌、钯、钼、铌以及这些元素及其他元素形成的合金、金属碳化物(例如碳化钛、碳化锆、碳化钽、碳化钨和碳化铊)、金属氮化物(例如氮化钽、氮化钛、氮化铊)、金属硅化物(如硅化钨、硅化钛、硅化钴、硅化镍、氮硅化铊)中的一种或多种。
本实施例中，所述半导体器件为FinFET器件，所述半导体衬底300表面上具有多个鳍片301，相邻鳍片301之间具有顶部表面低于所述鳍片301顶部的器件隔离结构302，所述金属栅极叠层结构至少覆盖在所述多个鳍片301及相邻鳍片301之间的器件隔离结构302的顶部表面上，所述第二侧墙307的底部延伸至所述多个鳍片301及相邻鳍片301之间的器件隔离结构302的部分侧壁上，例如，所述第二侧墙307的底部沿所述鳍片301侧壁延伸的深度为1nm～6nm，所述第二侧墙307的底部沿所述器件隔离结构302侧壁延伸的深度为5nm～15nm。
本实施例中的半导体器件中，在所述金属栅极叠层结构、第一侧墙306和第二侧墙307的两侧的鳍片301中还形成有源/漏区308，所述源/漏区308可以采用离子注入工艺形成，或者采用沟槽刻蚀工艺结合外延生长工艺形成，即为抬升的具有应力半导体材料的源/漏区，应力半导体材料例如为SiGe或SiC(当鳍片301为Si)。
本发明的半导体器件中，第二侧墙307的底部向下延伸至半导体衬底300(包括有源区和有源区之间的器件隔离结)的部分侧壁上，从而可以避免栅极到源/漏区(S/D)间的缺陷穿通问题，避免栅极漏电；同时通过第二侧墙，还可以增加栅极到源/漏区之间的绝缘层厚度，避免栅极诱导漏电，提高器件可靠性。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (18)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底表面上依次形成伪栅极层和具有栅极图案的图形化掩膜层；
以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀，以形成伪栅极；
在所述伪栅极的侧壁上形成第一侧墙；
以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底；
在所述第一侧墙的侧壁上以及所述第一侧墙底部的半导体衬底部分侧壁上形成第二侧墙；
至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口；
在所述栅极开口中依次形成高K栅介质层以及金属栅电极层，以形成金属栅极叠层结构。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二侧墙的厚度不大于所述第一侧墙的厚度。
3.如权利要求1或2所述的半导体器件的制造方法，其特征在于，所述第一侧墙的厚度为2nm～8nm，所述第二侧墙的厚度为2nm～6nm。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成第二侧墙之后或者形成所述金属栅电极层之后，对所述第二侧墙外侧的半导体衬底进行源/漏区离子注入，以形成源/漏区；或者，先对所述第二侧墙外侧的半导体衬底进行刻蚀，以形成源漏沟槽，然后在所述源/漏区沟槽中进行源/漏区半导体材料外延生长，以形成源/漏区。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成伪栅极层之前，还在所述半导体衬底表面上形成伪栅介质层；
以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，刻蚀所述伪栅极层至所述伪栅介质层表面或者所述伪栅介质层中，或者刻蚀所述伪栅极层以及所述伪栅介质层至所述半导体衬底表面；
至少去除所述第二侧墙所围区域中的伪栅极时，还去除所述伪栅介质层。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，形成的所述伪栅极层覆盖在所述多个鳍片和器件隔离结构上方；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，在所述多个鳍片的表面上以及相邻鳍片之间的器件隔离结构的表面上剩余的伪栅极层连为一体，形成所述伪栅极。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底时，刻蚀所述器件隔离结构的厚度大于刻蚀所述鳍片的厚度。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，刻蚀所述器件隔离结构的厚度为5nm～15nm，刻蚀所述鳍片的厚度为1nm～6nm。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述伪栅极之后，还以所述伪栅极为掩膜，对所述伪栅极两侧的半导体衬底进行LDD离子注入。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口之前，在所述半导体衬底、第二侧墙、第一侧墙以及伪栅极的表面上形成层间介电层，平坦化所述层间介电层的顶部直至暴露出所述伪栅极的顶部。
12.一种半导体器件，其特征在于，包括：
半导体衬底；
金属栅极叠层结构，包括依次形成于所述半导体衬底表面上的高K栅介质层和金属栅电极层；
第一侧墙，覆盖在所述金属栅极叠层结构的侧壁；
第二侧墙，覆盖在所述第一侧墙的外侧壁，且底部延伸至所述半导体衬底的部分侧壁上。
13.如权利要求12所述的半导体器件，其特征在于，所述第二侧墙的厚度不大于所述第一侧墙的厚度。
14.如权利要求12或13所述的半导体器件，其特征在于，所述第一侧墙的厚度为2nm～8nm，所述第二侧墙的厚度为2nm～6nm。
15.如权利要求12或13所述的半导体器件，其特征在于，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。
16.如权利要求12所述的半导体器件，其特征在于，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，所述金属栅极叠层结构至少覆盖在所述多个鳍片及相邻鳍片之间的器件隔离结构的顶部表面上，所述第二侧墙的底部延伸至所述多个鳍片及相邻鳍片之间的器件隔离结构的部分侧壁上。
17.如权利要求16所述的半导体器件，其特征在于，所述第二侧墙的底部沿所述鳍片侧壁延伸的深度为1nm～6nm，所述第二侧墙的底部沿所述器件隔离结构侧壁延伸的深度为5nm～15nm。
18.如权利要求12所述的半导体器件，其特征在于，在所述金属栅极叠层结构、第一侧墙和第二侧墙的两侧的半导体衬底中还形成有源/漏区，所述源/漏区采用离子注入工艺形成，或者采用沟槽刻蚀工艺结合外延生长工艺形成。
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