KR20170003354A - 복수-게이트 소자 및 그의 제조 방법 - Google Patents

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와이-이 리엔
칭-웨이 짜이
잉-궁 룽
치-하오 왕
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Abstract

기판으로부터 연장되며 그리고 소스/드레인 영역 및 채널 영역을 갖는 핀을 형성하는 것을 포함하는, 반도체 소자 제조 방법이 설명된다. 핀은, 제1 조성을 구비하는 제1 에피택셜 층 및 제1 에피택셜 층 상의 제2 조성을 구비하는 제2 에피택셜 층을 포함한다. 제2 에피택셜 층은 간극을 형성하기 위해 핀의 소스/드레인 영역으로부터 제거된다. 간극은 유전체 재료로 채워진다. 다른 에피택셜 재료가, 소스/드레인 특징부를 형성하기 위해 제1 에피택셜 층의 적어도 2개의 표면 상에 형성된다.

Description

복수-게이트 소자 및 그의 제조 방법{MULTI-GATE DEVICE AND METHOD OF FABRICATION THEREOF}
전자기기 산업은, 더 많은 수의 점점 더 복잡하고 정교한 기능들을 동시에 지원할 수 있는, 더 작고 더 빠른 전자 소자들에 대한 계속 증가하는 요구를 경험해왔다.
따라서, 저비용, 고성능 및 저전력 집적회로들(IC들)을 제조하기 위한 반도체 산업의 지속적인 동향이 존재한다. 지금까지 이러한 목표들은 대부분, 반도체 IC 치수(예를 들어 최소 특징부 크기)를 축소함에 의해 그리고 그로 인해 생산 효율을 개선하며 연관된 비용을 절감함에 의해, 달성되어 왔다. 그러나, 그러한 축소는, 또한 반도체 제조 공정에 증가된 복잡성을 도입했다. 따라서, 반도체 IC들 및 소자들에서의 지속적인 발전의 실현은, 반도체 제조 공정 및 기술에서의 유사한 발전을 필요로 한다.
최근에, 복수-게이트 소자들이, 게이트-채널 커플링을 증가시킴에 의해 게이트 제어를 개선하기 위한, 오프-상태 전류를 감소시키기 위한, 그리고 짧은-채널 효과들(short-channel effects: SCE)을 감소시키기 위한, 노력으로 도입된 바 있다. 도입된 하나의 그러한 복수-게이트 소자는 전면 게이트(gate-all around: GAA) 트랜지스터이다. GAA 소자는, 2개 또는 4개의 측부 상에서 채널에의 접속을 제공하도록 채널 영역 둘레에서 연장될 수 있는, 게이트 구조물로부터 그의 명칭을 얻었다. GAA 소자들은, 전통적은 상보형 금속 산화물 반도체(CMOS) 공정과 호환되며 그리고 그들의 구조는, 게이트 제어를 유지하며 그리고 짧은-채널 효과들을 경감시키는 가운데, 그들이 공격적으로 축소되는 것을 허용한다. 전통적인 공정에서, GAA 소자들은, 실리콘 나노와이어 내에 채널을 제공한다. 그러나, 나노와이어 둘레에 GAA 특징부들의 제작의 집적은 도전일 수 있다. 예를 들어, 현재의 방법들이 많은 점에서 만족스러웠던 가운데, 스트레인 향상, 소스/드레인 형성, 및 다른 특징부들 생성에 관한 도전들에서, 현재의 방법은 모든 점에서 만족스럽지는 않다.
본 발명은, 반도체 소자 제조 방법으로서, 소스/드레인 영역 및 채널 영역을 구비하며 기판으로부터 연장되는 핀을 형성하는 것으로서, 상기 핀은 제1 조성을 구비하는 제1 에피택셜 층 및, 상기 제1 에피택셜 층 상의, 제2 조성을 구비하는 제2 에피택셜 층을 포함하는 것인, 핀을 형성하는 것; 간극을 형성하기 위해 상기 핀의 소스/드레인 영역으로부터 상기 제2 에피택셜 층을 제거하는 것; 유전체 재료로 상기 간극을 채우는 것; 및 상기 유전체 재료가 상기 간극을 채우고 있는 동안에, 소스/드레인 특징부를 형성하기 위해 상기 제1 에피택셜 층의 적어도 2개의 표면 상에 다른 에피택셜 재료를 성장시키는 것을 포함하는 것인, 반도체 소자 제조 방법을 제공한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않는다는 것을 알아야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가하게 되거나 감소하게 될 수 있다.
도 1은, 본 개시의 하나 이상의 양태에 따라 제공되는 그리고 게이트 아래에 절연 영역을 포함하는, 복수-게이트 소자 또는 부분을 제조하는 방법의 흐름도이고;
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 복수-게이트 소자(2100)a, 도 13, 도 14, 도 15, 및 도 16은, 도 1의 방법의 양태들에 따른, 소자(200)의 실시예에 대한 등각투상도들이며;
복수-게이트 소자(2100)b 및 도 17 내지 도 19는, 도 1의 방법의 양태들에 따른 소자(200)의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는 단면도들이고;
도 20은 본 개시의 하나 이상의 양태에 따른 복수-게이트 소자 또는 그의 부분을 제조하는 다른 방법의 흐름도이며;
도 21 내지 도 20, 도 30a, 및 도 31 내지 도 34는, 도 20의 방법의 양태들에 따른 소자(200)의 실시예에 대한 등각투상도들이고;
도 30b, 도 35, 도 37, 도 37은, 도 20의 방법의 양태들에 따른 소자의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는 단면도들이며;
도 38은 본 개시의 하나 이상의 양태에 따른 각각의 n-형 복수-게이트 소자 및 p-형 복수-게이트 소자 또는 이들의 부분을 제조하는 방법의 흐름도이고;
도 39a, 도 40a, 도 41a, 도 42a, 도 43a, 도 44a, 도 45a, 도 46a, 도 47a는, 도 38의 방법의 양태들에 따른 제1 유형의 소자의 실시예에 대한 등각투상도들이며; 도 39b, 도 40b, 도 41b, 도 42b, 도 43b, 도 44b, 도 45b, 도 46b, 도 47b는, 도 38의 방법의 양태들에 따른 제2 유형의 소자의 실시예에 대한 등각투상도들이고;
도 48a, 도 49a, 도 50a는, 도 38의 방법의 양태들에 따른 제1 유형의 소자의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는 단면도들이며; 도 48b, 도 49b, 도 50b는, 도 38의 방법의 양태들에 따른 제2 유형의 소자의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는 단면도들이고;
도 51은 본 개시의 하나 이상의 양태에 따른 각각의 n-형 복수-게이트 소자 및 p-형 복수-게이트 소자 또는 이들의 부분을 제조하는 방법의 흐름도이며;
도 52a, 도 53a, 도 54a, 도 55a, 도 56a, 도 57a, 도 58a, 도 59a, 도 60a는, 도 51의 방법의 양태들에 따른 제1 유형의 소자의 실시예에 대한 등각투상도들이고; 도 52b, 도 53b, 도 54b, 도 55b, 도 56b, 도 57b, 도 58b, 도 59b, 도 60b는, 도 51의 방법의 양태들에 따른 제2 유형의 소자의 실시예에 대한 등각투상도들이며;
도 61a, 도 62a, 도 63a는, 도 51의 방법의 양태들에 따른 제1 유형의 소자의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는 단면도들이고; 도 61b, 도 62b, 도 63b는, 도 51의 방법의 양태들에 따른 제2 유형의 소자의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는 단면도들이다.
뒤따르는 개시는 제공되는 대상의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체가 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향성에 부가하여 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 지향하게 될 수 있고(90°회전하게 되거나 다른 방향으로) 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다.
본 개시는 복수-게이트 트랜지스터들의 형태들에 대한 실시예들을 제시한다. 복수-게이트 트랜지스터들은, 그들의 게이트 구조물들이 채널 영역의 적어도 2개의 측부 상에 형성되는, 그러한 트랜지스터들을 포함한다. 이러한 복수-게이트 소자들은, P형 금속 산화물 반도체 복수-게이트 소자 또는 N형 금속 산화물 반도체 복수-게이트 소자를 포함할 수 있을 것이다. 구체적인 예들이, 그들의 핀-형 구조물 때문에, FINFET으로서 본 명세서에서 제시되거나 언급될 수 있을 것이다. 전면 게이트(GAA) 구조물로서 언급되는 복수-게이트 트랜지스터 유형에 대한 실시예들이, 본 명세서에 또한 제시된다. GAA 소자가, 채널 영역의 4개의 측부 상에 형성되는(예를 들어, 채널 영역의 일부를 둘러싸는), 자체의 게이트 구조물 또는 게이트 구조물의 부분을 구비하는 임의의 소자를 포함한다. 본 명세서에서 제시되는 소자들은 또한, 나노와이어 채널(들), 막대-형상 채널(들), 및/또는 다른 적당한 채널 구성 내에 배치되는 채널영역들을 구비하는 실시예들을 포함한다. 단일의 연속적인 게이트 구조물과 연관되는 하나 이상의 채널 영역들(예를 들어, 나노와이어들)을 구비하는 소자들의 실시예들이, 본 명세서에서 제시된다. 그러나, 당업자는, 교시가 단일 채널(예를 들어, 단일 나노와이어) 또는 임의의 수의 채널에 적용될 수 있다는 것을 인지할 것이다. 당업자는, 본 개시의 양태들로부터 유익할 수 있는 반도체 소자들의 다른 예들을 인지할 수 있을 것이다.
도 1에 예시되는 것은, 복수-게이트 소자들의 제조를 포함하는 반도체 제조 방법(100)이다. 본 명세서에서 사용되는 바와 같은, 용어 "복수-게이트 소자"는, 소자의 적어도 하나의 채널의 복수의 측부 상에 배치되는 적어도 일부의 게이트 재료를 구비하는, 소자(예를 들아, 반도체 트랜지스터)를 설명하기 위해 사용된다. 일부 예에서, 복수-게이트 소자는, 소자의 적어도 하나의 채널의 적어도 4개의 측부 상에 배치되는 게이트 재료를 구비하는, GAA 소자로서 언급될 수 있을 것이다. 채널 영역은, 본 명세서에서 사용되는 바와 같은 다양한 기하학적 형상(예를 들어, 원통형, 막대-형상) 및 다양한 치수의 채널 영역들을 포함하는, "나노와이어"로서 언급될 수 있을 것이다.
도 2 내지 도 11, 복수-게이트 소자(2100)a, 및 도 13 내지 도 16은, 도 1의 방법(100)의 다양한 단계들에 따른 반도체 소자(200)의 실시예에 대한 등각투상도들이다. 복수-게이트 소자(2100)b, 도 17 및 도 18은, 도 1의 방법(100)의 다양한 단계들에 따른 반도체 소자(200)의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는 단면도들이다. 본 명세서에서 논의되는 다른 방법 실시예들 및 대표적인 소자들에서와 마찬가지로서, 반도체 소자(200)의 부분들이 CMOS 기술 공정 흐름에 의해 제조될 수 있으며, 그리고 그에 따라 일부 공정들은 본 명세서에서 단지 간략하게 설명된다는 것을, 이해하게 될 것이다. 나아가, 예시적인 반도체 소자들은, 부가적 트랜지스터들, 양극성 접합 트랜지스터들, 저항들, 커패시터들, 인덕터들, 다이오드들, 퓨즈들, 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 논리 회로들, 등과 같은, 다른 유형의 소자들과 같은 다양한 다른 소자들 또는 특징부들을 포함할 수 있지만, 본 개시의 발명적 개념들에 대한 더 양호한 이해를 위해 단순화된다. 일부 실시예에서, 예시적인 소자들은, 상호연결되는 PFET들, NFET들 등을 포함하는, 복수의 반도체 소자(예를 들어, 트랜지스터들)를 포함한다. 더불어, 방법의 나머지 및 본 개시에 제공되는 예시적인 도면들에서와 같이, 도 2 내지 도 19를 참조하여 제공되는 임의의 설명을 포함하는, 방법(100)의 공정 단계들은, 단지 예시이며 그리고 뒤따르는 청구항들에 구체적으로 인용되는 것을 넘어 제한되는 것으로 의도되지 않는다는 것을, 알아야 한다.
방법(100)은, 기판이 제공되는 블록(102)에서 시작한다. 도 2의 예를 참조하면, 블록(102)의 실시예에서, 기판(202)이 제공된다. 일부 실시예에서, 기판(202)은, 실리콘 기판과 같은 반도체 기판일 수 있을 것이다. 기판(202)은, 반도체 기판 상에 형성되는 도전 층 또는 절연 층을 포함하는, 다양한 층들을 포함할 수 있을 것이다. 기판(202)은, 당해 기술분야에 공지된 바와 같은 설계 요건들에 의존하여, 다양한 불순물 첨가 구성을 포함할 수 있을 것이다. 예를 들어, 상이한 불순물 첨가 윤곽들(예를 들어, n 웰들(wells), p 웰들)이, 기판(202) 상의, 상이한 소자 유형들(예를 들어, n-형 전계 효과 트랜지스터들(NFFT), p-형 전계 효과 트랜지스터들(PFFT))을 위해 설계되는 영역들에 형성될 수 있을 것이다. 적당한 불순물 첨가는, 불순물들의 이온 주입 및/또는 확산 공정들을 포함할 수 있을 것이다. 기판(202)은 전형적으로, 상이한 소자 유형들을 제공하도록 영역들 사이에 개재되는, 절연 특징부들(예를 들어, 얕은 트렌치 절연(shallow trench isolation: STI) 특징부들)을 구비한다. 기판(202)은 또한, 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은, 다른 반도체들을 포함할 수 있을 것이다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 혼정 반도체를 포함할 수 있을 것이다. 나아가, 기판(202)은 선택적으로 에피택셜 층(에피-층)을 포함할 수 있으며, 성능 향상을 위해 변형될 수 있고, 절연체-상-실리콘(silicon-on-insulator: SOI) 구조물을 포함할 수 있으며, 및/또는 다른 적당한 향상 특징부들을 구비할 수 있을 것이다.
방법(100)의 실시예에서, 블록(102)에서, 안티-펀치 스루(안티-펀치 스루: APT) 주입이 실행된다. 안티-펀치 스루 주입은, 예를 들어 펀치 스루 또는 원하지 않는 확산을 방지하기 위해, 소자의 채널 영역 아래에 놓이는 영역 내에서 실행될 수 있을 것이다. 일부 실시예에서, 제1 포토리소그래피 (포토) 단계가 P-형 안티-펀치 스루 영역을 패턴화하기 위해 실행되며, 그리고 제2 포토 단계가 N-형 안티-펀치 스루 영역을 패턴화하기 위해 실행된다. 예를 들어, 일부 실시예에서, 제1 포토 단계를 실행하는 것은, 기판(202) 위에 포토레지스트 층(레지스트)을 형성하는 것, 레지스트를 패턴(예를 들어, P-형 안티-펀치 스루 주입 마스크)에 노광시키는 것, 노광-후 굽기 공정(post-exposure bake process)을 실행하는 것, 및 패턴화된 레지스트 층을 형성하기 위해 레지스트를 현상하는 것을 포함한다. 예로서, P-형 안티-펀치 스루 영역을 형성하기 위해 이온 주입 공정을 통해 주입되는 P-형 불순물이, 붕소, 알루미늄, 갈륨, 인듐, 또는 다른 P-형 억셉터 재료를 포함할 수 있을 것이다. 이후, 일부 실시예에서, 제2 포토 단계가 실행될 수 있으며, 여기서, 제2 포토 단계는, 기판(202) 위에 레지스트 층을 형성하는 것, 레지스트를 패턴(예를 들어, N-형 안티-펀치 스루 주입 마스크)에 노광시키는 것, 노광-후 굽기 공정을 실행하는 것, 및 패턴화된 레지스트 층을 형성하기 위해 레지스트를 현상하는 것을 포함한다. 예로서, N-형 안티-펀치 스루 영역 내로의 이온 주입 공정을 통해 주입되는 N-형 불순물이, 비소, 인, 안티몬, 또는 다른 N-형 도너 재료를 포함할 수 있을 것이다. 부가적으로, 다양한 실시예에서, 안티-펀치 스루 주입은, 예를 들어 대략 1×1018 cm-3 내지 1×1019 cm-3 사이의, 높은 불순물 농도를 구비할 수 있을 것이다. 일부 실시예에서, 그러한 높은 안티-펀치 스루 불순물 농도는, 불순물 확산 장벽으로서 역할을 할 수 있는 안티-펀치 스루 주입 기판 위의 후속적으로 형성되는 절연 층의 존재 때문에, 이하에 설명되는 바와 같이, 유리하게 이용될 수 있을 것이다. 안티-펀치 스루 주입은, 주입(204)으로서 도 2에 예시된다.
도 1로 돌아가서, 방법(100)은 이어서, 하나 이상의 에피택셜 층이 기판 상에 성장하게 되는, 블록(104)을 진행한다. 도 3의 예를 참조하면, 블록(104)의 실시예에서, 에피택셜 스택(302)이 안티-펀치 스루 주입 기판(202) 위에 형성된다. 에피택셜 스택(302)은, 제2 조성(composition)의 에피택셜 층들(306)이 사이에 개재되는, 제1 조성의 에피택셜 층들(304)을 포함한다. 제1 조성 및 제2 조성은 상이할 수 있다. 실시예에서, 에피택셜 층들(304)은 SiGe 이며 그리고 에피택셜 층들(306)운 실리콘이다. 그러나, 다른 실시예들이, 상이한 산화 속도(oxidation rate)를 갖는 제1 조성 및 제2 조성을 제공하는 에피택셜 층들 포함하는 것이 가능하다. 예를 들어, 다양한 실시예에서, 에피택셜 층(304)은 제1 산화 속도를 구비하며, 그리고 에피택셜 층(306)은 제1 산화 속도보다 작은 제2 산화 속도를 갖는다. 일부 실시예에서, 에피택셜 층(304)은 SiGe를 포함하며 그리고, 에피택셜 층(306)이 Si를 포함할 때, 에피택셜 층(306)의 Si 산화 속도는 에피택셜 층(304)의 SiGe 산화 속도보다 작다. 후속의 산화 공정 도중에, 이하에 논의되는 바와 같이, 에피택셜 층(306)은 단지 비산화되거나 또는 일부 실시예에서 단일 약간(예를 들어, 측벽들)만 산화될 수 있는 가운데, 에피택셜 층(304)의 부분들은 완전히 산화될 수 있을 것이다.
가장 하부의 에피택셜 층은 이후의 공정 단계에서 참조의 편의를 위해 참조 부호 '304A'로 표시된다는 것을 알아야 한다. 그러나, 실시예들에서, 에피택셜 층(304A)은, 에피택셜 층(304A) 위에 형성되는 에피택셜 층들(304)과 실질적으로 유사한 재료들이다. 실시예에서, 에피택셜 층(304A)은 SiGe이며 그리고 에피택셜 층들(304) 또한 SiGe일 수 있을 것이다. 다른 실시예에서, 에피택셜 층(304A)은, 에피택셜 층들(304) 및/또는 에피택셜 층들(306)과 상이한 조성을 구비한다. 에피택셜 층(304A)의 두께는 위에 놓이는 에피택셜 층들(304)의 두께 보다 더 클 수 있을 것이다.
에피택셜 층들(306) 또는 그들의 부분들은, 복수-게이트 소자(200)의 채널 영역을 형성할 수 있을 것이다. 예를 들어, 에피택셜 층들(306)은, GAA 소자와 같은 복수-게이트 소자(200)의 채널 영역을 형성하기 위해 사용되는 "나노와이어들"로서 언급될 수 있을 것이다. 이러한 "나노와이어들"은 또한, 이하에 논의되는 바와 같이 복수-게이트 소자(200)의 소스/드레인 특징부들의 부분들을 형성하기 위해 사용될 수 있다. 다시, 용어가 본 명세서에서 사용되는 바와 같이, "나노와이어들"은, 원통형 형상 뿐만 아니라 막대-형상과 같은 다른 형태인 반도체 층들을 지칭할 수 있다. 소자의 채널 또는 채널들을 한정하기 위한 에피택셜 층들(306)의 사용은 아래에 추가로 논의된다.
각각 3개의 층의 에피택셜 층들(304: 304A 포함) 및 에피택셜 층들(306)이 도 3에 예시되며, 이것은 단지 예시의 목적이며 그리고 청구항들에 구체적으로 인용되는 것을 넘어 제한되도록 의도되지 않는다는 것을, 알아야 한다. 임의의 수의 에피택셜 층이 에피택셜 스택(302) 내에 형성될 수 있으며; 층들의 수는 소자(200)를 위한 채널 영역들의 요구되는 수에 의존한다. 일부 실시예에서, 에피택셜 층들(306)의 수는 2개 내지 10개 사이이다.
일부 실시예에서, 에피택셜 층(304)은 대략 2 내지 6 나노미터(nm)의 두께 범위를 갖는다. (에피택셜 층(304A) 위에 제공되는) 에피택셜 층들(304)은 두께가 실질적으로 균일할 수 있을 것이다. 일부 실시예에서, 에피택셜 층(304A)은 대략 8 내지 15 나노미터(nm)의 두께를 갖는다. 일부 실시예에서, 에피택셜 층(306)은 대략 6 내지 12 나노미터(nm)의 두께 범위를 갖는다. 일부 실시예에서, 에피택셜 층들(306)은 두께가 실질적으로 균일하다. 아래에 더욱 상세하게 논의될 것으로서, 에피택셜 층(306)은 후속적으로 형성되는 복수-게이트 소자들을 위한 채널 영역(들)으로서 역할을 할 수 있으며, 그리고 그의 두께는 소자 성능 고려사항들에 기초하여 선택된다. 에피택셜 층(304)은 후속적으로 형성되는 복수-게이트 소자들을 위해 인접한 채널 영역(들) 사이에 간극 거리를 한정하도록 역할을 할 수 있으며, 그리고 그의 두께는 소자 성능 고려사항들에 기초하여 선택된다.
예로서, 스택(302)의 층들의 에피택셜 성장은, 분자선 에피택시(molecular beam epitaxy: MBE) 공정, 유기 금속 화학적 기상 증착(metalorganic chemical vapor deposition: MOCVD) 공정, 및/또는 다른 적당한 에피택셜 성장 공정들에 의해 실행될 수 있을 것이다. 일부 실시예에서, 층들(306)과 같은 에피택셜 성장되는 층들은, 기판(202)과 동일한 재료를 포함한다. 일부 실시예에서, 에피택셜 성장되는 층들(304, 306)은, 기판(202)과 상이한 재료를 포함한다. 이상에 진술된 바와 같이, 적어도 일부 실시예에서, 에피택셜 층(304)은 에피택셜 성장되는 실리콘 게르마늄(SiGe) 층을 포함하며, 그리고 에피택셜 층(306)은 에피택셜 성장되는 실리콘(Si) 층을 포함한다. 일부 실시예에서, 에피택셜 층(304A) 또한 SiGe 이다. 대안적으로, 일부 실시예에서, 에피택셜 층들(304, 306) 중 어느 하나는, 게르마늄과 같은 다른 재료, 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 안티몬과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP 와 같은 혼정 반도체, 또는 이들의 조합을 포함할 수 있을 것이다. 논의된 바와 같이, 에피택셜 층들(304, 306)의 재료들은, 상이한 산화, 식각 선택도 특성들(etch selectivity properties)을 제공하는 것에 기초하여 선택될 수 있을 것이다. 다양한 실시예에서, 에피택셜 층들(304, 306)은, 예를 들어 의도적인 불순물 첨가가 에피택셜 성장 공정 도중에 실행되지 않은, 실질적으로 불순물-없는 상태(즉, 대략 0 cm-3 내지 대략 1×1017 cm- 3 의 비본질적인 불순물 농도를 구비하는)일 수 있다.
도 3의 예에 또한 도시된 바와 같이, 하드 마스크(하드 마스크: HM) 층(308)이 에피택셜 스택(302) 위에 형성될 수 있을 것이다. 일부 실시예에서, 하드 마스크 층(308)은, 산화물 층(예를 들어, SiO2를 포함할 수 있는 패드 산화물 층) 및 산화물 층 위에 형성되는 질화물 층(예를 들어, Si3N4를 포함할 수 있는 패드 질화물 층)을 포함한다. 일부 예에서, 하드 마스크 층(308)은 열적 성장 산화물, CVD-증착 산화물, 및/또는 ALD-증착 산화물을 포함한다. 일부 실시예에서, 하드 마스크 층(308)은 화학적 기상 증착 또는 다른 적당한 기술에 의해 증착되는 질화물 층을 포함한다. 하드 마스크 층(308)은 기판(202) 및/또는 에피택셜 스택(302)의 부분들을 보호하기 위해 사용될 수 있을 것이고, 및/또는 아래에 예시되는 패턴(예를 들어, 핀 요소들)을 한정하기 위해 사용될 수 있을 것이다.
방법(100)은 이어서, 핀 요소들이 패턴화되고 형성되는, 블록(106)으로 진행한다. 도 4의 예를 참조하면, 블록(106)의 실시예에서, 기판(202)으로부터 연장되는 복수의 핀 요소(402)가 형성된다. 다양한 실시예에서, 각각의 핀 요소(402)는, 기판(202)으로부터 형성되는 기판 부분, 에피택셜 층들(304/304A, 306)을 포함하는 에피택셜 스택의 각각의 에피택셜 층의 부분들, 및 하드 마스크 층(308)으로부터의 하드 마스크 층 부분을 포함한다.
핀들(402)은, 포토리소그래피 공정 및 식각 공정을 포함하는 적당한 공정들을 사용하여 제작될 수 있을 것이다. 포토리소그래피 공정은, 기판(202) 위(예를 들어, 도 3의 하드 마스크 층(308) 위에)에 포토레지스트 층을 형성하는 것, 레지스트를 패턴에 노광시키는 것, 노광-후 굽기 공정을 실행하는 것, 및 레지스트를 포함하는 마스킹 요소를 형성하기 위해 레지스트를 현상하는 것을 포함한다. 일부 실시예에서, 마스킹 요소를 형성하기 위해 레지스트를 패턴화하는 것은, 전자 빔(e-빔) 리소그래피 공정을 사용하여 형성될 수 있을 것이다. 마스킹 요소는 이어서 기판(202)의 영역들 및 그 위에 형성되는 층들을 보호하기 위해 사용될 수 있는 가운데, 식각 공정이 하드 마스크 층(308)을 통해 보호되지 않는 영역들에, 에피택셜 스택(302)을 통해, 그리고 기판(202) 내로, 트렌치들(404)을 형성하며, 그로 인해 복수의 연장 핀들(402)을 남기도록 한다. 트렌치들(404)은, 건식 식각(예를 들어, 반응성 이온 식각), 습식 식각, 및/또는 다른 적당한 공정을 사용하여, 식각될 수 있을 것이다.
(예를 들어, 마스크 또는 절연 영역들에 의해) 핀 영역을 한정하는 것 및 핀(402)의 형태로 에피택셜 스택(302)을 에피택셜 성장시키는 것을 포함하는, 기판 상에 핀들을 형성하기 위한 방법의 수많은 다른 실시예들이 또한 사용될 수 있다. 일부 실시예에서, 핀들(402)을 형성하는 것은 핀들(402)의 폭을 감소시키기 위한 트림 공정(trim process)을 포함할 수 있을 것이다. 트림 공정은 습식 또는 건식 식각 공정을 포함할 수 있을 것이다.
방법(100)은 이어서, 산화 공정이 핀 요소(들) 내부에 절연 영역을 형성하기 위해 실행되는, 블록(108)으로 진행한다. 도 5의 예를 참조하면, 블록(108)의 실시예에서, 소자(200)는, 복수의 핀 요소(402) 각각의 에피택셜 층 부분(304A)을 완전히 산화시키는, 산화 공정에 노출된다. 에피택셜 층 부분(304A)은, 절연 영역/층을 제공하는, 산화된 층(502)으로 변환된다. 일부 실시예에서, 산화된 층(502)은 대략 5 내지 대략 25 나노미터(nm)의 두께 범위를 구비한다. 실시예에서, 산화된 층(502)은 실리콘 게르마늄의 산화물(SiGeOx)을 포함할 수 있을 것이다.
블록(108)의 산화 공정은, 산화가 에피택셜 층(304A)에 대해 제어되도록, 여러 마스킹 요소를 형성하고 패턴화하는 것을 포함할 수 있을 것이다. 다른 실시예에서, 산화 공정은 에피택셜 층(304A)의 조성으로 인한 선택적 산화이다. 일부 예에서, 산화 공정은, 소자(200)를 습식 산화 공정, 건식 산화 공정, 또는 이들의 조합에 노출시킴에 의해 실행될 수 있을 것이다. 적어도 일부 실시예에서, 소자(200)는, 대략 1기압의 압력에서, 대략 400 내지 600℃의 온도 범위 이내에서, 그리고 대략 0.5 내지 2시간의 시간 동안, 산화제로서 수증기 또는 스팀을 사용하는, 습식 산화 공정에 노출된다. 본 명세서에서 제공되는 산화 공정 조건은 단지 예시이며, 제한하는 것으로 의도하지 않는다는 것을, 알아야 한다.
이상에 설명된 바와 같이, 일부 실시예에서, 제1 에피택셜 층 부분(304A)은 제1 산화 속도를 갖는 재료를 포함할 수 있으며, 그리고 제1 에피택셜 층 부분(306)은 제1 산화 속도보다 작은 제2 산화 속도를 갖는 재료를 포함할 수 있을 것이다. 예로서, 제1 에피택셜 층 부분(304A)이 SiGe를 포함하며 그리고 제2 에피택셜 층 부분(306)이 Si를 포함하는 실시예에서, 더 빠른 SiGe 산화 속도(즉, Si에 비교하여)는, SiGe 층(즉, 에피택셜 층 부분(304A))이, 다른 에피택셜 층들(304)의 산화를 최소화하거나 제거하는 가운데, 완전히 산화되는 것을 보장한다. 이상에 논의된 복수의 재료들 중 임의의 것이, 상이한 적당한 산화 속도들을 제공하는, 제1 에피택셜 층 부분 및 제2 에피택셜 층 부분 각각을 위해 선택될 수 있다는 것을 이해하게 될 것이다.
핀 요소들(402)의 각각의 결과로서 생기는 산화된 층(502)은, 기판(202) 내로 앞서 주입된 그리고 산화된 층(502) 바로 아래의 기판(202)에 존재할 수도 있는, 안티-펀치 스루 불순물들에 대한 확산 장벽으로서 역할을 할 수 있다. 따라서, 다양한 실시예에서, 산화된 층(502)은, 기판 부분(202) 내부의 안티-펀치 스루 불순물이, 예를 들어, 후속적으로 형성되는 복수-게이트 소자를 위한 채널 영역으로서 역할을 할 수 있는, 위에 놓이는 에피택셜 층(들)(306) 내로 확산하는 것을 방지하도록, 역할을 한다. 다른 실시예에서, 산화된 층(502)은 생략된다.
방법(100)은 이어서, 얕은 트렌치 절연(STI) 특징부들이 핀 요소들 사이에 형성되는, 블록(110)으로 진행한다. 도 6의 예를 참조하면, 얕은 트렌치 절연 특징부들(602)은 핀들(402) 사이에 배치된다. 예로서, 일부 실시예에서, 유전체 층이, 유전체 재료로 트렌치들(404)을 채우도록, 기판(202) 위에 1차적으로 증착된다. 일부 실시예에서, 유전체 층은, SiO2, 실리콘 질화물, 실리콘 산화질화물, 불소 첨가 규산염 유리(fluorine-doped silicate glass: FSG), 저-유전상수 유전체, 이들의 조합들, 및/또는 당해 기술분야에 공지된 다른 적당한 재료들을 포함할 수 있을 것이다. 다양한 예들에서, 유전체 층은, CVD 공정, 대기압 아래에서의 CVD (subatmospheric CVD: SACVD) 공정, 유동가능 CVD(flowable CVD) 공정, ALD 공정, PVD 공정, 및/또는 다른 적당한 공정에 의해, 증착될 수 있을 것이다. 일부 실시예에서, 유전체 층의 증착 이후에, 소자(200)는, 예를 들어, 유전체 층의 품질을 개선하기 위해, 어닐링될 수 있을 것이다. 일부 실시예에서, 유전체 층(및 후속적으로 형성되는 얕은 트렌치 절연 특징부들(602))은, 예를 들어, 하나 이상의 라이너 층들을 구비하는, 복수층 구조물을 포함할 수 있을 것이다.
얕은 트렌치 절연 특징부들을 형성하는 것에서, 유전체 층의 증착 이후에, 증착된 유전체 재료는, 예를 들어 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 공정에 의해, 얇아지고 평탄화된다. 화학적 기계적 폴리싱 공정은, 상부 표면을 평탄화할 수 있으며 그로 인해 얕은 트렌치 절연 특징부들(602)을 형성한다. 도 6에 도시된 바와 같이, 일부 실시예에서, 소자(200)의 상부 표면을 평탄화하기 위해 그리고 얕은 트렌치 절연 특징부들(602)을 형성하기 위해 사용되는 화학적 기계적 폴리싱 공정은 또한, 복수의 핀들(402) 각각으로부터 하드 마스크 층(308)을 제거하는 역할을 할 수도 있을 것이다. 일부 실시예에서, 하드 마스크 층(308)의 제거는 대안적으로, 적당한 식각 공정(예를 들어, 습식 식각 공정 또는 건식 식각 공정)을 사용함에 의해 실행될 수 있다.
방법(100)의 블록(110)과 함께 계속해서, 핀 요소들 사이에 개재되는 얕은 트렌치 절연 특징부들은 만입된다. 도 7의 예를 참조하면, 얕은 트렌치 절연 특징부들(602)은, 얕은 트렌치 절연 특징부들(602) 위로 연장되는 핀들(402)을 제공하도록 만입된다. 일부 실시예에서, 만입 공정은, 건식 식각 공정, 습식 식각 공정, 및/또는 이들의 조합을 포함할 수 있을 것이다. 일부 실시예에서, 만입 깊이는, 핀 요소들(402)의 노출된 상측 부분의 요구되는 높이(H)를 생성하도록 (예를 들어, 식각 시간을 제어함에 의해) 제어된다. 높이(H)는, 에피택셜 스택(302)의 층들 각각을 노출시킨다. 비록 도 7이 절연 영역(502)의 상부 표면과 실질적으로 동일 평면 상에 놓이는 것으로 얕은 트렌치 절연 특징부(602)의 만입부를 예시하지만, 다른 실시예에서, 이것은 요구되지 않을 수 있다.
방법(100)은 이어서, 희생적 층들/특징부들이 형성되는 블록(112)으로 진행한다. 일부 실시예에서, 더미 유전체 층 및/또는 더미 게이트 구조물이 형성된다. 예를 들어, 블록(112)은, 더미 게이트 구조물이 뒤따르게 되는, 더미 산화 증착을 포함할 수 있을 것이다. 비록 본 논의가, 그로 인해 더미 게이트 구조물이 형성되며 그리고 후속적으로 교체되는, 교체 게이트 공정에 관한 것이지만, 다른 구성들이 가능할 수 있을 것이다.
도 8을 참조하면, 유전체 층(802)이 기판(202) 상에 형성된다. 일부 실시예에서, 유전체 층(802)은, SiO2, 실리콘 질화물, 고-유전상수 유전체 재료, 또는 다른 적당한 재료를 포함할 수 있을 것이다. 다양한 실시예에서, 유전체 층(802)은, CVD 공정, 대기압 아래에서의 CVD (SACVD) 공정, 유동가능 CVD 공정, ALD 공정, PVD 공정, 및/또는 다른 적당한 공정에 의해 증착될 수 있을 것이다. 예로서, 유전체 층(802)은, 후속 공정(예를 들어, 후속의 더미 게이트 스택 형성)에 의한 핀 요소들(402)에 대한 손상을 방지하기 위해 사용될 수 있을 것이다. 도 9의 더미 게이트 구조물(902)을 포함하는 그러한 것을 포함하는, 부가적인 더미(예를 들어, 희생적) 층들은 또한, 아래에 논의되는 바와 같이 증착될 수 있을 것이다.
지금부터 도 9의 예를 참조하면, 블록(112)의 추가의 실시예에서, 더미 게이트 스택의 제조 및 처리가 실행된다. 도 9의 예를 사용하면, 게이트 스택(902)이 형성된다. 실시예에서, 게이트 스택(902)은, 방법(100)의 블록(122)에 대해 논의된 바와 같이 후속적으로 제거되는, 더미(희생적) 게이트 스택이다. (그러나, 이상에 참조된 바와 같이, 방법(100)의 일부 실시예에서, 게이트 스택(902) 또는 그의 부분들은 유지될 수 있으며, 예를 들어 고-유전상수/금속 게이트 스택일 수 있을 것이다. 그러한 실시예에서, 방법(100)의 특정 단계들이, 단계(122)와 같은 고-유전상수/금속 게이트 스택의 형성 이전에 실행될 수 있을 것이다.)
따라서, 게이트 라스트 공정(gate-last process)을 사용하는 일부 실시예에서, 게이트 스택(902)은 더미 게이트 스택이며 그리고 소자(200)의 후속적인 처리 단계에서 최종 게이트 스택에 의해 교체될 것이다. 특히, 게이트 스택(902)은, 아래에 논의되는 바와 같이, 고-유전상수 유전체 층(고 유전상수 dielectric layer: HK) 및 금속 게이트 전극(금속 게이트 전극: MG)에 의해 이후의 처리 단계에서 교체될 수 있을 것이다. 일부 실시예에서, 게이트 스택(902)은, 기판(202) 위에 형성되며 그리고 핀 요소들(402) 위에 적어도 부분적으로 배치된다. 게이트 스택(902) 아래에 놓이는 핀 요소(402)의 부분은, 채널 영역으로 지칭될 수 있을 것이다. 게이트 스택(902)은 또한, 핀 요소들(402)의 소스/드레인 영역을, 예를 들어 채널 영역의 양측부 상의 또는 그에 인접한 핀 및 에피택셜 스택(302)의 영역들을, 한정할 수 있을 것이다.
일부 실시예에서, 게이트 스택(902)은, 유전체 층(802), 전극 층(904) 및, 복수의 층(908, 910)(예를 들어, 산화물 층(908) 및 질화물 층(910))을 포함할 수 있는, 하드 마스크(906)를 포함한다. 일부 실시예에서, 유전체 층(802)은, 예를 들어 게이트 스택(902)의 증착 이전에 제거되어, 게이트 스택(902)에 포함되지 않는다. 일부 실시예에서, 부가적인 더미 게이트 유전체 층이, 부가적으로 또는 유전체 층(802) 대신에, 게이트 스택에 포함된다. 일부 실시예에서, 게이트 스택(902)은, 층 증착, 패턴화, 식각, 뿐만 아니라 다른 적당한 공정 단계들과 같은, 다양한 공정 단계들에 의해 형성된다. 예시적인 층 증착 공정들은, (저압 CVD 및 플라즈마 강화 CVD를 포함하는) CVD, PVD, ALD, 열적 산화, e-빔 증착, 또는 다른 적당한 증착 기술들 또는 이들의 조합들을 포함한다. 예를 들어 게이트 스택을 형성하는 것에서, 패턴화 공정은, 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 약한 굽기, 마스크 정렬, 노광, 노광-후 굽기, 포토레지스트 현상, 세척, 건조(예를 들어, 스핀-건조 및/또는 강한 굽기), 다른 적당한 리소그래피 기술들, 및/또는 이들의 조합을 더 포함할 수 있는, 리소그래피 공정(예를 들어, 포토리소그래피 또는 e-빔 리소그래피)을 포함한다. 일부 실시예에서, 식각 공정은, 건식 식각 공정(예를 들어, 반응성 이온 에칭(reactive ion etching: RIE)), 건식 식각 공정, 및/또는 다른 식각 방법들을 포함할 수 있을 것이다.
이상에 지시된 바와 같이, 게이트 스택(902)은 부가적인 게이트 유전체 층을 포함한다. 예를 들어, 게이트 스택(902)은 실리콘 산화물을 포함할 수 있을 것이다. 대안적으로 또는 부가적으로, 게이트 스택(902)의 게이트 유전체 층은, 실리콘 질화물, 고-유전상수 유전체 재료 또는 다른 적당한 재료를 포함할 수 있을 것이다. 일부 실시예에서, 게이트 스택(902)의 전극 층(904)은 다결정 실리콘(폴리실리콘)을 포함할 수 있을 것이다. 일부 실시예에서, 하드 마스크 층(906)은, SiO2 를 포함할 수 있는 패드 산화물 층과 같은, 산화물 층(908)을 포함한다. 일부 실시예에서, 하드 마스크 층(906)은, Si3N4, 실리콘 산화질화물을 포함하거나 대안적으로 실리콘 탄화물을 포함할 수 있는 패드 질화물 층과 같은, 질화물 층(910)을 포함한다.
도 9에 예시된 바와 같이, 일부 실시예에서, 더미 게이트(902)의 형성 이후에, 유전체 층(802)은, 게이트(902)에 의해 덮이지 않는 핀들(402)을 포함하는 기판의 노출된 영역들로부터 제거된다.
방법(100)은 이어서, 에피택셜 스택의 에피택셜 층들이 선택적으로 핀 요소(들)의 소스/드레인 영역으로부터 제거되는, 블록(114)으로 진행한다. 도 10에 예시된 바와 같이, 에피택셜 층들(304)은 핀들(402)의 소스/드레인 영역 내에서 기판(202)으로부터 제거되었다. 도 10은 에피택셜 층들(304)(도 9 참조)의 자리의 간극들(1002)을 예시한다. 간극들(1002)은 주변 환경(예를 들어, 공기, 질소)으로 채워질 수 있다. 실시예에서, 에피택셜 층들(304)은 선택적 습식 식각 공정에 의해 제거된다. 일부 실시예에서, 선택적 습식 식각 공정은 APM 식각(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물(ammonia hydroxide-hydrogen peroxide-water mixture: APM))을 포함한다. 일부 실시예에서, 선택적 제거는, SiGeOx 제거가 뒤따르게 되는, SiGe 산화를 포함한다. 예를 들어, 산화는 O3 세제에 의해 제공될 수 있으며 그리고 이어서 SiGeOx 가 NH4OH 와 같은 식각제에 의해 제거된다. 실시예에서, 에피택셜 층들(304)은 SiGe 이며 그리고 에피택셜 층들(306)은 에피택셜 층들(304)의 선택적 제거를 허용하는 실리콘이다.
방법(100)은 이어서, 스페이서 층이 기판 상에 증착되는, 블록(116)으로 진행한다. 스페이서 층은 기판 상에 형성되는 순응형 유전체 층(conformal dielectric layer)일 수 있을 것이다. 스페이서 층은 게이트 구조물의 측벽들 상에 스페이서 요소들을 형성할 수 있다. 스페이서 층은 또한, 이상의 블록(114)에서 설명된 에피택셜 층들의 제거에 의해 제공되는 간극들을 채울 수 있을 것이다. 도 11을 참조하면, 스페이서 층(1102)이, 핀 요소들(402)의 소스/드레인 영역 내의 에피택셜 층들 사이의 간극들(도 10의 간극들(1002))을 채우는 것을 포함하도록 기판(202) 상에 배치된다.
스페이서 층(1102), 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, SiCN 필름들, 실리콘 산화탄화물, SiOCN 필름들, 및/또는 그들의 조합들과 같은, 유전체 재료를 포함할 수 있을 것이다. 일부 실시예에서, 스페이서 층(1102)은, 메인 스페이서 벽들, 라이너 층들, 및 이와 유사한 것과 같은, 복수의 층을 포함한다. 예로서, 스페이서 층(1102)은, CVD 공정, 대기압 아래에서의 CVD(SACVD) 공정, 유동가능 CVD 공정, ALD 공정, PVD 공정, 또는 다른 적당한 공정과 같은 공정들을 사용하여, 게이트 스택(902) 위에 유전체 재료를 증착함에 의해 형성될 수 있을 것이다. 특정 실시예들에서, 증착은, 유전체 재료를 (예를 들어, 이방성으로) 후퇴 식각하는 것(etching back)이 뒤따르게 될 수 있을 것이다. 일부 실시예에서, 측벽 스페이서들(1102)을 형성하는 것 이전에, 이온 주입 공정이, 반도체 소자(200) 내부에 가볍게 불순물 첨가된 드레인(lightly-doped drain: LDD) 특징부를 형성하기 위해 실행될 수 있을 것이다.
일부 실시예에서, 도 12a 및 도 12b의 예를 참조하면, 스페이서 층(1102)의 형성 이후에, 스페이서 층(1102)은, 게이트 구조물(902)에 인접한 그리고 게이트 구조물(902)에 의해 덮이지 않는, 핀 요소들(402)의 부분들(예를 들어, 소스/드레인 영역들)을 노출시키기 위해 후퇴 식각될 수 있을 것이다. 스페이서 층 재료는 스페이서 요소들을 형성하는 게이트 구조물(902)의 측벽들 상에 남아 있을 수 있다. 일부 실시예에서, 스페이서 층(1102)을 후퇴 식각하는 것은, 습식 식각 공정, 건식 식각 공정, 복수-단계 식각 공정, 및/또는 이들의 조합을 포함할 수 있을 것이다. 스페이서 층(1102)이 노출된 에피택셜 스택(302)의 상부 표면 및 노출된 에피택셜 스택(302)의 측방 표면들로부터 제거될 수 있는 가운데, 도 12a 및 도 12b에 예시된 바와 같이, 스페이서 층(1102)은, 소스/드레인 영역 내의 에피택셜 스택(302)의 에피택셜 층들(306) 사이에 개재되어 잔류한다. 도 12b는 도 12a에 상응하는 부분적 단면도를 예시한다. 에피택셜 층들(306) 사이의 스페이서 층(1102)은 두께가 대략 2 내지 6 nm 사이일 수 있을 것이다.
방법(100)은 이어서, 소스/드레인 특징부들이 형성되는 블록(118)으로 진행한다. 소스/드레인 특징부들은, 핀의 소스/드레인 영역들 내에 남아 있는 에피택시 층들의 부분들을 피복하는 에피택시 재료를 제공하는, 에피택셜 성장 공정을 실행함에 의해 형성된다. 도 13의 예를 참조하면, 소스/드레인 특징부들(1302)은 기판(202) 상의 게이트 스택(902)에 인접하고 게이트 스택(902)과 연관되는 핀(402) 내에/상에 형성된다. 소스/드레인 특징부들(1302)은 노출된 에피택셜 층(306) 상에 반도체 재료를 에피택셜 성장시킴에 의해 형성되는 재료(1302A)를 포함한다. 달리 표현하면, 재료(1302A)는 게이트에 인접한 나노와이어(예를 들어, 에피택시 층(306)) 둘레에 형성되고; 이것은 나노와이어 둘레에 "피복(cladding)"을 형성하는 것으로 지칭될 수 있을 것이다.
다양한 실시예에서, 성장된 반도체 재료(1302A)는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적당한 재료를 포함할 수 있을 것이다. 일부 실시예에서, 재료(1302A)는 에피택셜 공정 도중에 제자리에 불순물 첨가될 수 있을 것이다. 예를 들어, 일부 실시예에서, 에피택셜 성장된 재료(1302A)는 붕소로 불순물 첨가될 수 있을 것이다. 일부 실시예에서, 에피택셜 성장된 재료(1302A)는, Si:C 소스/드레인 특징부들을 형성하기 위해 탄소로, Si:P 소스/드레인 특징부들을 형성하기 위해 인으로, 또는 SiCP 소스/드레인 특징부들을 형성하기 위해 탄소 및 인 모두로, 불순물 첨가될 수 있을 것이다. 실시예에서, 에피택셜 층(306)은 실리콘이며 그리고 에피택셜 성장된 재료(1302A) 또한 실리콘이다. 일부 실시예에서, 층들(306, 1302A)은 유사한 재료를 포함할 수 있지만, 상이하게 불순물 첨가된다. 다른 실시예에서, 에피택시 층(306)은 제1 반도체 재료를 포함하고, 에피택셜 성장된 재료(1302A)는 제1 반도체 재료와 상이한 제2 반도체 재료를 포함한다.
일부 실시예에서, 에피택셜 성장된 재료(1302A)는 제자리에 불순물 첨가되지 않으며, 그리고, 예를 들어, 그 대신에 주입 공정이 에피택셜 성장된 재료(1302A)를 불순물 첨가하기 위해 실행된다. 위에서 설명된 바와 같이, 게이트 스택(902) 아래에 남아서 존재하는 절연 층(502)은, 잠재적인 원하지 않는 확산을 차단할 수 있다.
따라서, 게이트(902)와 연관되는 소스/드레인 특징부들(1302)은, 에피택시 재료(306) 및/또는 에피택셜 성장된 재료(1302A)를 포함한다. 이러한 특징부들은 핀(402)을 만곡시키지 않고 형성될 수 있다는 것을 알아야 한다. 스페이서 층(1102)으로부터의 유전체 재료는 에피택시 재료(306)에 개재된다. 에피택셜 재료(306)(예를 들어 나노와이어들)는 각각 채널 영역 내로 연장되며, 그로 인해 복수-채널 복수-소스/드레인 영역 소자를 형성한다. 소스/드레인 영역 내의 에피택시 층들(306) 사이의 스페이서 층(1102)은, 두께가 대략 2 내지 6 nm 일 수 있을 것이다.
방법(100)은 이어서, 층간 유전체(inter-layer dielectric:ILD) 층이 형성되는, 블록(120)으로 진행한다. 특정 실시예에서, 층간 유전체 층을 형성한 이후에, 더미 게이트 스택이 (위에서 논의된 바와 같이) 제거된다. 도 14의 예를 참조하면, 블록(120)의 실시예에서, 층간 유전체 층(1402)이 기판(202) 위에 형성된다. 일부 실시예에서, 접촉 식각 정지 층(contact etch stop layer: CESL)이 또한, 층간 유전체 층(1402)을 형성하기 이전에, 기판(202) 위해 형성된다. 일부 예에서, 접촉 식각 정지 층은, 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산화질화물 층, 및/또는 당해 기술분야에 공지된 다른 재료들을 포함한다. 접촉 식각 정지 층은 플라즈마 강화 화학적 기상 증착(PECVD) 공정 및/또는 다른 적당한 증착 공정 또는 산화 공정에 의해 형성될 수 있을 것이다. 접촉 식각 정지 층(1702)이 도 17에 예시된다. 일부 실시예에서, 접촉 식각 정지 층(1702)은, 에피택셜 성장된 재료(1302A) 이후에 그리고 층간 유전체 층(1402)의 형성 이전에, 증착된다. 일부 실시예에서, 층간 유전체 층(1402)은, 테트라에칠 오소실리케이트 (TEOS) 산화물, 불순물 첨가되지 않은 규산염 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕산 불순물 첨가 실리콘 유리(BSG)와 같은 불순물 첨가된 실리콘 산화물, 및/또는 다른 적당한 유전체 재료들과 같은, 재료들을 포함한다. 층간 유전체 층(1402)은 PECVD 공정 또는 다른 적당한 증착 기술에 의해 증착될 수 있을 것이다. 일부 실시예에서, 층간 유전체 층(1402)의 형성 이후에, 반도체 소자(200)는 층간 유전체 층을 어닐링하기 위해 고열 처리 공정(high thermal budget process)에 종속될 수 있을 것이다. 이상에서 설명된 바와 같이, 절연 층(502)은, 고열 처리 공정 도중에 기판 영역들 내부로부터 소자 채널 영역 내로의, 안티-펀치 스루 불순물들의 잠재적인 확산을 차단할 수 있다.
일부 예에서, 층간 유전체 층(및/또는 접촉 식각 정지 층)을 증착한 이후에, 평탄화 공정이 게이트 스택(902)의 상부 표면을 노출시키기 위해 실행될 수 있을 것이다. 예를 들어, 평탄화 공정은, 게이트 스택(902) 위에 놓이는 층간 유전체 층(1402)(및, 존재하는 경우, 접촉 식각 정지 층)의 부분들을 제거하며 그리고 반도체 소자(200)의 상부 표면을 평탄화하는, 화학적 기계적 평탄화(chemical mechanical planarization: CMP) 공정을 포함한다. 부가적으로, 화학적 기계적 폴리싱 공정은, 폴리실리콘 전극 층과 같은, 전극 층(904)을 노출시키기 위해 게이트 스택(902) 위에 놓이는 하드 마스크(906)를 제거할 수 있을 것이다. 그 후, 일부 실시예에서, 남아있는 이전에 형성된 게이트 스택(902) 특징부들(예를 들어, 유전체 층(802) 및 전극 층(904))이 기판으로부터 제거될 수 있을 것이다. 일부 실시예에서, 전극 층(904)은 일부 실시예에서, 유전체 층(예를 들어, 802)이 제거되지 않는 가운데, 제거될 수 있을 것이다. 게이트 스택(902)으로부터의 전극 층(904)(또는 전극 층(904) 및 유전체 층(802))의 제거는, 도 14에 예시된 바와 같은, 트렌치(1404)를 생성한다.
최종 게이트 구조물(예를 들어, 고-유전상수 유전체 층 및 금속 게이트 전극을 포함하는)이, 아래에 논의되는 바와 같이, 트렌치(1404) 내에 후속적으로 형성될 수 있을 것이다. 더미 게이트 스택 특징부들의 제거는, 선택적 습식 식각, 선택적 건식 식각, 또는 이들의 조합과 같은, 선택적 식각 공정을 사용하여 실행될 수 있을 것이다.
방법(100)은 이어서, 소자의 채널 영역 내의 에피택셜 층(들)의 선택적 제거가 제공되는, 블록(122)으로 진행한다. 실시예들에서, 선택된 에피택셜 층(들)은, 더미 게이트 전극의 제거에 의해 제공되는 트렌치 내부의 핀 요소들의 영역(예를 들어, 그 위에 또는 상에 게이트 구조물이 형성될 핀의 영역, 또는 채널 영역)에서 제거된다. 도 15의 예를 참조하면, 에피택시 층들(304)은 기판(202)의 채널 영역으로부터 그리고 트렌치(1404) 내부에서 제거된다. 일부 실시예에서, 에피택셜 층들(304)은 선택적 습식 식각 공정에 의해 제거된다. 일부 실시예에서, 선택적 습식 식각은 HF(hydrofluoric acid: 불화수소산) 식각을 포함한다. 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 에피택셜 층들(306)은 SiGe 에피택셜 층들(304)의 선택적 제거를 허용하는 실리콘이다. 블록(122)의 중간 공정 단계 도중에, 간극들(1502)이 채널 영역 내의 인접한 나노와이어들 사이에 제공된다(예를 들어, 에피택시 층들(306) 사이의 간극들(1502))는 것을, 알아야 한다. 간극들(1502)은 주변 환경 조건(예를 들어, 공기, 질소, 등)으로 채워질 수 있을 것이다.
첨부되는 도면들에 예시된 바와 같이, 에피택시 층들(306)(예를 들어, 나노와이어들)은 실질적으로 둥근 형상(예를 들어, 원통형)을 구비한다는 것을 알아야 한다. 에피택시 층들(306)(예를 들어, 나노와이어들)은 소스 드레인 영역에서 실질적으로 막대형 형상을 구비한다. 일부 실시예에서, 에피택시 층(306)의 형상의 이러한 차이는, 각 영역 내에서의 처리의 양 및 본성에 기인한다. 예를 들어, 채널 영역에서의 더미 산화물 제거 및/또는 고-유전상수 유전체 증착 공정은, 둥근 형상으로 제공될 수 있을 것이다. 일부 실시예에서, 형상은 각 영역에서 실질적으로 유사할 수 있을 것이다.
방법(100)은 이어서, 게이트 구조물이 형성되는, 블록(124)으로 진행한다. 게이트 구조물은 복수-게이트 트랜지스터의 게이트일 수 있을 것이다. 최종 게이트 구조물은 고 유전상수/금속 게이트 스택일 수 있지만, 다른 구성들이 가능하다. 일부 실시예에서, 게이트 구조물은, 채널 영역 내의 복수의 나노와이어(현재 그들 사이에 간극들을 구비하는)에 의해 제공되는 복수 채널과 연관되는 게이트를 형성한다.
도 16의 예를 참조하면, 블록(124)의 실시예에서, 고 유전상수/금속 게이트 스택(1602)이, 소자(200)의 트렌치(1404) 내부에 형성된다. 다양한 실시예에서, 고 유전상수/금속 게이트 스택(1602)은, 계면 층, 계면 층 위에 형성되는 고 유전상수 게이트 유전체 층(1604), 및/또는 고 유전상수 게이트 유전체 층(1604) 위에 형성되는 금속 층(1606)을 포함한다. 본 명세서에 사용되고 설명되는 바와 같은, 고 유전상수 게이트 유전체들은, 예를 들어 열적 실리콘 산화물의 유전상수(~ 3.9) 보다 더 큰 높은 유전상수를 구비하는 유전체 재료들을 포함한다. 고 유전상수/금속 게이트 스택 내부에 사용되는 금속 층은, 금속, 금속 합금, 또는 금속 규화물을 포함할 수 있다. 부가적으로, 고 유전상수/금속 게이트 스택의 형성은, 다양한 게이트 재료들, 하나 이상의 라이너 층을 형성하기 위한 증착들 및, 과잉의 게이트 재료들을 제거하기 위한 그리고 그로 인해 반도체 소자(200)의 상부 표면을 평탄화하기 위한, 하나 이상의 화학적 기계적 폴리싱 공정을 포함한다.
일부 실시예에서, 게이트 스택(1602)의 계면 층은, 실리콘 산화물(SiO2), HfSiO, 또는 실리콘 산화질화물(SiON)과 같은, 유전체 재료를 포함할 수 있을 것이다. 계면 층은 화학적 산화, 열적 산화, 원자 층 증착(ALD), 화학적 기상 증착(CVD), 및/또는 다른 적당한 방법에 의해 형성된다. 게이트 스택(1602)의 게이트 유전체 층(1604)은, 하프늄 산화물(HfO2)과 같은 고-유전상수 유전체 층을 포함할 수 있을 것이다. 대안적으로, 게이트 스택(1602)의 게이트 유전체 층(1604)은, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물들(SiON), 이들의 조합들, 또는 다른 적당한 재료와 같은, 다른 고 유전상수 유전체들을 포함할 수 있을 것이다. 고 유전상수 게이트 유전체 층(1604)은, ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적당한 방법들에 의해 형성될 수 있을 것이다. 게이트 스택(1602)의 게이트 유전체 층(1604)은 도 16, 도 17, 도 18 및 도 19에 도시된다. 고 유전상수/금속 게이트 스택(1602)의 금속 층은, 소자 성능을 향상시키기 위한 선택된 일함수(work function)를 갖는 금속 층(일함수 금속 층), 라이너 층, 전착 층(wetting layer), 접착제 층, 금속 합금 또는 금속 규화물의 다양한 조합들과 같은, 단일 층 구조 또는 대안적으로 복수 층 구조를 포함할 수 있을 것이다. 예로서, 게이트 스택(1602)의 금속 층은, Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적당한 금속들 또는 이들의 조합을 포함할 수 있을 것이다. 다양한 실시예에서, 게이트 스택(1602)의 금속 층은, ALD, PVD, CVD, e-빔 증착, 또는 다른 적당한 공정에 의해 형성될 수 있을 것이다. 나아가, 게이트 스택(1602)의 금속 층은, 상이한 금속 층들을 사용할 수 있는, 별개의 N-FET 트랜지스터 및 P-FET 트랜지스터로 형성될 수 있다. 다양한 실시예에서, 화학적 기계적 폴리싱 공정이, 게이트 스택(1602)의 금속 층으로부터 과잉의 금속을 제거하기 위해 그리고 그로 인해 게이트 스택(1602)의 금속 층의 실질적으로 평탄한 상부 표면을 제공하기 위해, 실행될 수 있을 것이다. 게이트 스택(1602)의 금속 층(1606)은 도 16, 도 7, 및 도 18에 예시된다.
부가적으로, 금속 층은, N-형 또는 P-형 일함수를 제공할 수 있고, 트랜지스터(예를 들어, FINFET) 게이트 전극으로서 역할을 할 수 있으며 그리고, 적어도 일부 실시예에서, 게이트 스택(1602)의 금속 층은 폴리실리콘 층을 포함할 수 있을 것이다.
소자(200)는 전면 게이트(GAA) 소자로서 실시될 수 있으며, 게이트 구조물(1602)은 나노와이어(에피택시 층(306))의 복수의 측부들 상에 형성된다. 복수-게이트 소자(200)는 도 16에서 등각투상도로 그리고 도 17(단면 A), 도 18(게이트 구조물(1602)을 관통하는 단면 C), 도 19(소스/드레인을 관통하는 단면 B)에서 상응하는 단면도로 도시된다. 층간 유전체 층(1402)은 도 17, 도 18 및 도 19에서, 참조의 용이함을 위해 제거된다. 도 17 및 도 18에 도시된 바와 같이, 게이트 유전체 층(1604)은, 에피택셜 층(306)(예를 들어, 나노와이어) 아래에 배치된다. 그러나, 다른 실시예에서, 게이트 구조물(1602)의 다른 부분들(예를 들어, 게이트 전극(1606))이 또한 에피택시 층(306) 아래에 배치될 수 있을 것이다. 일부 실시예에서, 소자(200)는, 채널 영역의 적어도 2개의 측부(예를 들어, 상부 및 2개의 측벽) 상에 형성되는 게이트를 구비하는 FINFET 소자일 수 있으며, 및/또는 당해 기술 분야에 공지된 다른 배열 형태를 구비할 수 있을 것이다. 도 19의 소자(200)는, 유전체(1102)가 에피택시 층들(306) 사이에 배치되는 가운데, 에피택시 층(306)(예를 들어, 나노와이어)의 복수의 표면들 상에 배치되는 에피택셜 성장된 피복 층(1302A)을 구비하는, 소스/드레인 특징부(1302)를 도시한다.
반도체 소자(200)는, 당해 기술 분야에 공지된 다양한 특징부들 및 영역들을 형성하기 위한 추가의 공정을 겪을 수 있을 것이다. 예를 들어, 후속 공정이, 하나 이상의 복수-게이트 소자를 포함할 수 있는 기능 회로를 형성하기 위해 다양한 특징부들을 연결하도록 구성되는, 기판(202) 상에, 접촉 개구들, 접촉 금속, 뿐만 아니라 다양한 접촉부들/비아들/라인들 및 복수 층 상호연결 특징부들(예를 들어, 금속 층들 및 층간 유전체들)을 형성할 것이다. 추가의 예에서, 복수 층 상호연결부가, 비아들 또는 접촉부들과 같은 수직 상호연결부들 및 금속 라인들과 같은 수평 상호연결부들을 포함할 수 있을 것이다. 다양한 상호연결 특징부들은, 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 도전성 재료를 채용할 수 있을 것이다. 일 예에서, 다마신 공정(damascene process) 및/또는 이중 다마신 공정이 구리 관련 복수 층 상호연결 구조물을 형성하기 위해 사용된다. 더불어, 부가적인 공정 단계들이, 방법(100)의 이전에, 도중에, 그리고 이후에 실시될 수 있으며 그리고, 이상에 설명된 일부 공정 단계들이 방법(100)의 다양한 실시예들에 따라 대체되거나 제거될 수 있을 것이다.
복수-게이트 소자들의 제조를 포함하는 반도체 제조의 방법(2000)이 도 20에 예시된다. 방법(2000)은, 이하에 정리되는 일부 차이를 제외하고, 도 1의 방법(100)과 실질적으로 유사할 것이다. 그러나, 방법(100)을 참조하여 이상에서 제공되는 유사한 공정들에 대한 설명은 특별히 달리 언급되지 않는 한 본 명세서에서 동일하게 적용된다.
도 21 내지 도 29, 도 30a 및 도 31 내지 도 34는, 도 20의 방법(2000)의 여러 단계들에 따른 반도체 소자(2100)의 실시예에 대한 등각투상도들이다. 도 30b, 도 35, 도 36 및 도 37은, 도 20의 방법(2000)의 여러 단계들에 따른 반도체 소자(2100)의 실시예에 대한, 이상에 열거된 개별적인 등각투상도들에 상응하는, 단면도들이다.
방법(2000)은, 기판이 제공되는, 블록(2002)에서 시작한다. 블록(2002)은, 이상에 설명된 방법(100)의 블록(102)과 실질적으로 유사할 것이다. 도 21의 예를 참조하면, 블록(2002)의 실시예에서, 기판(202)이 제공된다. 기판(202)은, 도 2를 참조하여 이상에서 논의된 바에 실질적으로 유사할 것이다. 또한 도 1 및 도 2를 참조하여 이상에서 설명된 바와 같이, 안티-펀치 스루 주입(204)이 실행될 수 있을 것이다.
도 20으로 돌아가서, 방법(2000)은 이어서, 하나 이상의 에피택셜 층이 기판 상에 성장되는, 블록(2004)으로 진행한다. 도 22의 예를 참조하면, 블록(2004)의 실시예에서, 에피택셜 스택(2202)이 안티-펀치 스루 주입 기판(202) 위에 형성된다. 에피택셜 스택(2202)은, 제2 조성의 에피택셜 층들(306)이 사이에 개재되는, 제1 조성의 에피택셜 층들(304)을 포함한다. 제1 조성 및 제2 조성은 상이할 수 있다. 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 에피택셜 층들(306)은 실리콘이다. 그러나, 다른 실시예들은, 상이한 산화 속도 및/또는 식각 속도를 구비하는 제1 조성 및 제2 조성을 제공하는 에피택셜 층들을 포함할 수 있다. 다양한 실시예에서, 에피택셜 층(304)은 제1 산화 속도를 구비하며, 그리고 에피택셜 층(306)은 제1 산화 속도 보다 작은 제2 산화 속도를 구비한다. 예를 들어, 일부 실시예에서, 에피택셜 층(304)은 SiGe이며 그리고 에피택셜 층(306)은 Si이고, Si 산화 속도는 SiGe 산화 속도 보다 작다. 후속 산화 공정 도중에, 이하에 논의되는 바와 같이, 에피택셜 층(304)의 부분들이, 에피택셜 층(306)만이 산화되지 않거나 또는 일부 실시예에서 단지 약간(예를 들어, 측벽들)만 산화될 수 있는 가운데, 완전히 산화될 수 있다.
따라서, 에피택셜 스택(2202)(및 에피택셜 층들(304, 306))은, 에피택셜 스택(2202)이 절연 영역 내에 후속적으로 형성되는 에피택셜 층을 포함하지 않는다는 것(에피택셜 층(304A)에 비교됨)을 제외하고, 방법(100)의 블록(104) 및 도 3의 에피택셜 스택(302)을 참조하여 이상에서 설명되는 것과 유사하다. 그에 따라, 에피택셜 스택(2202)의 각 층(304)은 실질적으로 동일한 두께(예를 들어, 10% 이내)일 수 있을 것이다. 실시예에서, 에피택셜 스택(2202)의 각 에피택셜 층(304)은 약 2 내지 6 nm의 두께를 구비한다. 실시예에서, 에피택셜 스택(2202)의 각 에피택셜 층(306)은 약 6 내지 12 nm의 두께를 구비한다. 이하에 더욱 상세하게 논의될 것으로서, 에피택셜 층(306)은 후속적으로 형성되는 복수-게이트 소자를 위한 채널 영역(들)으로서 역할을 할 수 있으며, 그리고 그의 두께는 소자 성능 고려사항들에 기초하여 선택된다. 에피택셜 층(304)은 후속적으로 형성되는 복수-게이트 소자들을 위해 인접한 채널 영역(들) 사이에 간극 거리를 한정하도록 역할을 할 수 있으며, 그리고 그의 두께는 소자 성능 고려사항들에 기초하여 선택된다.
에피택셜 스택(2202) 내의 각각 3개의 층의 에피택셜 층들(304, 306)이 도 22에 예시되며, 이것은 단지 예시의 목적이며 그리고 청구항들에 구체적으로 인용되는 것을 넘어 제한되도록 의도되지 않는다는 것을, 알아야 한다. 임의의 수의 에피택셜 층이 에피택셜 스택(2202) 내에 형성될 수 있으며; 층들의 수는 소자(2100)를 위한 채널들의 요구되는 수에 의존한다. 일부 실시예에서, 에피택셜 층들(306)의 수는 2개 내지 10개 사이이다. 도 22의 예에 또한 도시된 바와 같이, 하드 마스크(HM) 층(308)이, 도 3의 하드 마스크 층(308)을 참조하여 이상에서 논의된 바와 실질적으로 유사하게, 에피택셜 스택(2202) 위에 형성될 수 있을 것이다.
방법(2000)은 이어서, 핀 요소들이 형성되는, 블록(2006)으로 진행한다. 도 23의 예를 참조하면, 블록(2006)의 실시예에서, 기판(202)으로부터 연장되는 복수의 핀 요소(402)가 형성된다. 다양한 실시예에서, 각각의 핀 요소(402)는, 기판(202)으로부터 형성되는 기판 부분, 에피택셜 층들(304, 306)을 포함하는 에피택셜 스택(2202)의 각각의 에피택셜 층의 부분들, 및 하드 마스크 층(308)으로부터의 하드 마스크 층 부분을 포함한다. 핀 요소들(402)은 방법(100)의 블록(106) 및/또는 도 4를 참조하여 이상에서 논의된 바와 실질적으로 유사하게 형성될 수 있을 것이다.
방법(2000)은 이어서, 얕은 트렌치 절연(STI) 특징부들이 핀 요소들 사이에 형성되는, 블록(2008)으로 진행한다. 도 24 및 도 25를 참조하면, 얕은 트렌치 절연 특징부들(602)은 핀들(402) 사이에 배치되며 그리고 후속적으로 만입된다. 얕은 트렌치 절연 특징부들(602)은, 방법(100)의 블록(110) 및/또는 도 6과 도 7의 예를 참조하여 이상에서 논의된 바와 실질적으로 유사할 수 있을 것이다. 도 25의 예를 참조하면, 얕은 트렌치 절연 특징부들(602)은, 얕은 트렌치 절연 특징부들(602) 위로 연장되는 핀들(402)을 제공하도록 만입된다. 일부 실시예에서, 만입 공정은, 건식 식각 공정, 습식 식각 공정, 및/또는 이들의 조합을 포함할 수 있을 것이다. 일부 실시예에서, 만입 깊이는, 핀 요소들(402)의 노출된 상측 부분의 요구되는 높이(H)를 생성하도록 (예를 들어, 식각 시간을 제어함에 의해) 제어된다. 높이(H)는, 에피택셜 스택(2202)의 층들을 노출시킨다.
방법(2000)은 이어서, 더미 게이트 구조물을 포함하는 희생적 층들이 형성되는, 블록(2010)으로 진행한다. 블록(2010)은 방법(100)의 블록(112)과 실질적으로 유사할 것이다. 도 26 및 도 27을 참조하면, 유전체 층(802) 및 게이트 구조물(902)(예를 들어, 더미 게이트 구조물)이 소자(2100) 상에 형성된다. 유전체 층(802) 및/또는 게이트 구조물(902)은, 블록(112) 및 도 8과 도 9를 참조하는 것을 포함하여 이상에서 논의된 바와 실질적으로 유사할 것이다.
방법(2000)은 이어서, 에피택셜 스택의 선택된 에피택셜 층들이, 복수-게이트 소자(2100)와 연관되는 소스/드레인 특징부로 이후에 형성될 핀의 부분으로서, 핀의 소스/드레인 영역으로도 지칭되는, 게이트 스택에 인접한 핀 영역으로부터 제거되는, 블록(2012)으로 진행한다. 도 28에 도시된 바와 같이, 에피택셜 층들(304)은, 에피택셜 층들(304)의 장소(도 27 참조)에 간극들을 제공하는, 핀들(402)의 소스/드레인 영역 내에서 기판(202)으로부터 제거되었다. 간극들(1002)은 주변 환경(예를 들어, 공기, 질소)으로 채워질 수 있다. 블록(2012) 및 간극들(1002)은, 개별적으로 도 1 및 도 10을 참조하여 이상에서 설명된, 블록(114) 및 간극들(1002)과 실질적으로 유사할 것이다.
방법(2000)은 이어서, 스페이서 층이 기판 상에 증착되는, 블록(2014)으로 진행한다. 블록(2014)은, 도 1 및 도 11을 참조하여 이상에서 설명된, 방법(100)의 블록(116)과 실질적으로 유사할 것이다. 스페이서 층은, 이상에 논의된 바와 같이 실리콘을 포함하는 유전체 재료들을 포함하는, 임의의 유전체 층일 수 있을 것이다. 예시적인 도 29가, 간극들(1002)을 채우는 것을 포함하는 핀들(402) 상에 배치되는 스페이서 층(1102)을 도시한다. 일부 실시예에서, 도 30a, 및 도 30b의 예를 참조하면, 스페이서 층(1102)의 형성 이후에, 스페이서 층(1102)은, 게이트 구조물(902)에 인접한 그리고 게이트 구조물(902)에 의해 덮이지 않는, 핀 요소들(402)의 부분들(예를 들어, 소스/드레인 영역들)을 노출시키기 위해 후퇴 식각될 수 있을 것이다. 예시적인 도 30a 및 도 30b는, 도 12a 및 도 12b를 참조하여 이상에서 논의된 것과 실질적으로 유사할 것이다. 이상에서 논의된 바와 같이, 스페이서 층(1102)이 에피택셜 스택(2202)의 상부 표면 및 에피택셜 스택(2202)의 측방 표면들로부터 제거될 수 있는 가운데, 도 30a/30b에 예시된 바와 같이, 스페이서 층(1102)은, 소스/드레인 영역 내의 에피택셜 스택(2202)의 에피택셜 층들(306) 사이에 개재되어 잔류한다. 도 30b는 도 30a에 상응하는 부분적 단면도를 예시한다. 에피택셜 층들(306) 사이의 스페이서 층(1102)은 두께가 대략 2 내지 6 nm 사이일 수 있을 것이다. 부가적으로, 도 30a에 도시된 바와 같이, 스페이서 층(1102)이 후퇴 식각된 이후에, 얕은 트렌치 절연 특징부들(602)들은, 얕은 트렌치 절연 특징부들(602)의 상부 표면이 아래로 내려가도록 또는 실질적으로 가장 아래의 에피택셜 층(304)(예를 들어, 가장 아래의 SiGe 층)의 바닥 표면과 정렬되도록, 약간 더 만입될 수 있을 것이다.
방법(2000)은 이어서, 소스/드레인 특징부들이 형성되는 블록(2016)으로 진행한다. 블록(2016)은, 도 1을 참조하여 설명되는, 방법(100)의 블록(118)과 실질적으로 유사할 것이다. 논의된 바와 같이, 소스/드레인 특징부들은, 핀의 소스/드레인 영역들 내의 에피택시 층들의 노출된 부분들을 피복하는 에피택시 재료를 제공하는, 에피택셜 성장 공정을 실행함에 의해 형성된다. 예를 들어, 에피택시 재료는, 유전체 스페이서 재료가 에피택시 층들(또는 나노와이어들) 사이에 배치되는 곳을 제외하고, 소스/드레인 영역의 에피택시 층들 또는 나노와이어들을 피복할 것이다. 도 31의 예를 참조하면, 소스/드레인 특징부들(1302)은, 기판(202) 상의 게이트 스택(902)에 인접한 핀(402) 상에 형성된다. 소스/드레인 특징부들(1302)은, 게이트 구조물(902)에 인접한 에피택셜 층(306) 상에 반도체 재료 층을 에피택셜 성장시킴에 의해 형성되는 재료(1302A)를 포함한다. 달리 표현하면, 재료(1302A)는 게이트에 인접한 나노와이어(예를 들어, 에피택시 층(306)) 둘레에 형성되고; 이것은 나노와이어 둘레에 "피복"을 형성하는 것으로 지칭될 수 있을 것이다. 에피택셜 재료(1302A)를 포함하는 소스/드레인 특징부들(1302)은, 도 13을 참조하여 이상에서 논의된 것과 실질적으로 유사할 것이다.
방법(2000)은 이어서, 층간 유전체(ILD) 층이 형성되는, 블록(2018)으로 진행한다. 일부 실시예에서, 접촉 식각 정지 층이 또한 형성될 수 있을 것이다. 일부 실시예에서, 게이트 구조물은 기판으로부터 후속적으로 제거될 수 있을 것이다. 블록(2018)은, 도 1 및 도 14의 예를 참조하여 이상에서 논의되는, 방법(100)의 블록(120)과 실질적으로 유사할 것이다. 도 32의 예를 참조하면, 층간 유전체 층(1402)이 기판(202) 위에 형성된다. 도 32에 도시된 바와 같이, 게이트 스택(902)으로부터의 전극 층(904)(또는 전극 층(904) 및 유전체 층(802))의 제거는, 트렌치(1404)를 생성한다. 도 32가, 유전체 층(802)이 트렌치(1404) 내에 배치되는 중간 공정을 예시하는 가운데, 다른 실시예에서, 유전체 층(802)이 또한 제거된다.
방법(2000)은 이어서, 소자의 채널 영역 내의 에피택셜 층(들)의 선택적 제거가 제공되는, 블록(2020)으로 진행한다. 실시예들에서, 선택된 에피택셜 층(들)은, 그 위에 그리고 그 상에 게이트 구조물이 형성될, 핀의 영역에서 제거된다. 블록(2020)은 도 1의 및/또는 도 15의 예의 방법(100)의 블록(122)과 실질적으로 유사할 것이다. 도 33의 예를 참조하면, 에피택시 층들(304)은, 트렌치(1404) 내부에서 기판(202)의 채널 영역으로부터 제거된다. 이상에서 논의된 바와 같이, 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 에피택셜 층들(306)은 SiGe 에피택셜 층들(304)의 선택적 제거를 허용하는 실리콘이다. 블록(2020)의 도중에, 간극들(1502)이 채널 영역 내의 인접한 나노와이어들 사이에 제공된다(예를 들어, 에피택시 층들(306) 사이의 간극들(1502))는 것을, 알아야 한다.
방법(2000)은 이어서, 게이트 구조물이 형성되는, 블록(2022)으로 진행한다. 블록(2022)은, 도 1 그리고, 도 16, 도 17, 도 18, 및 도 19의 예들을 참조하여 이상에서 논의되는, 방법(100)의 블록(124)과 실질적으로 유사할 수 있을 것이다. 도 34의 예를 참조하면, 블록(2022)의 실시예에서, 고 유전상수/금속 게이트 스택(1602)이, 소자(2100)의 트렌치(1404) 내부에 형성된다. 게이트 스택(1602)은 이상에서 논의된 바와 실질적으로 유사할 것이다.
따라서, 소자(2100)는, 전면 게이트(GAA) 소자를 포함하는 복수-게이트 소자로서 실시될 수 있으며, 게이트 구조물(1602)은 나노와이어(에피택시 층(306))의 복수의 측부들 상에 형성된다. 복수-게이트 소자(2100)는, 도 34에서 등각투상도로 그리고 도 35(단면 A), 도 36(게이트 구조물(1602)을 관통하는 단면 C), 도 37(소스/드레인을 관통하는 단면 B)에서 상응하는 단면도로 도시된다. 층간 유전체 층(1402)은 도 35, 도 36 및 도 37에서, 참조의 용이함을 위해 제거된다. 도 35 및 도 36에 도시된 바와 같이, 게이트 유전체 층(1604)은, 에피택셜 층(306)(예를 들어, 나노와이어) 아래에 배치된다. 그러나, 다른 실시예에서, 게이트 구조물(1602)의 다른 부분들(예를 들어, 게이트 전극(1606))이 또한 에피택시 층(306) 아래에 배치될 수 있을 것이다. 일부 실시예에서, 소자(2100)는, 채널 영역의 적어도 2개의 측부(예를 들어, 상부 및 2개의 측벽) 상에 형성되는 게이트를 구비하는 FINFET 소자일 수 있으며, 및/또는 당해 기술 분야에 공지된 다른 배열 형태를 구비할 수 있을 것이다.
소자(2100)는, 예를 들어, 소자(200)에 존재하는 절연 영역(절연 층(502) 참조)의 생략에 관련하여, 소자(200)와 상이하다. 이는, 제조 단계들 및 시점에 장점을 제공한다. 일부 실시예에서, 복수-게이트 소자의 성능 고려사항은 절연 층들을 필요로 하지 않는다. 방법(100) 및 예시적인 소자(200)에 관해 이상에 설명된 바와 같이, 추가의 공정이, 방법(2000) 및 소자(2100)에 관해 실행될 수 있을 것이다.
복수-게이트 소자의 제조를 포함하는 반도체 제조의 방법(3800)이 도 38에 도시된다. 방법(3800)은, 이하에 정리되는 일부 차이를 제외하고, 도 1의 방법(100) 및/또는 도 20의 방법(2000)의 많은 양태들과 실질적으로 유사할 것이다. 따라서, 방법(100) 및/또는 방법(2000)에 관해 이상에 제공되는 유사한 공정들에 대한 설명은, 달리 언급되지 않는 한, 여기에 동일하게 적용된다. 도 38은 또한, 동일한 기판 상에 형성될 수 있는, n-형 트랜지스터 및 p-형 트랜지스터, 2개의 유형의 소자 모두의 제조에 대한 공통적인 단계들을 예시한다.
도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 및 도 27은, 방법(3800)의 여러 단계들에 또한 적용되는 반도체 소자(2100)의 실시예에 대한 등각투상도들이다. (이러한 도면들은, 2가지 유형의 소자 모두를 처리하는데 공통적으로 및/또는 실질적으로 유사하게 적용될 수 있다.) 도 27에 도시된 단계에 이어, 도 39a, 도 39b, 도 40a, 도 40b, 도 41a, 도 41b, 도 42a, 도 42b, 도 43a, 도 43b, 도 44a, 도 44b, 도 45a, 도 45b, 도 46a, 도 46b, 도 47a, 및 도 47b가, 도 38의 방법(3800)의 여러 단계들에 대응한다. 도 48a, 도 48b, 도 49a, 도 49b, 도 50a, 및 도 50b는, 이상에 열거된 개별적인 등각투상도들에 대응하는, 단면도들이다. "a"로 지시되는 도면(예를 들어 도 39a)은 제1 유형의 소자(예를 들어, p-형 전계 효과 트랜지스터)를 나타내며 그리고 "b"로 지시되는 도면은 상응하는 단계에서의 제2 유형의 소자(예를 들어, n-형 전계 효과 트랜지스터)를 나타낸다는 것을 알아야 한다. 예를 들어, "a"형 도면에 의해 지시되는 그리고 "b"형 도면에 의해 지시되는, 각각의 유형의 소자는 동일한 기판(예를 들어, 기판(202)) 상에 형성될 수 있을 것이다. 하나 이상의 절연 특징부(예를 들어, 얕은 트렌치 절연 특징부: STI)가, 제2 유형의 소자들로부터, 제1 유형의 소자들 사이에 개재될 수 있을 것이다.
방법(3800)은, 기판이 제공되는, 블록(3802)에서 시작한다. 블록(3802)은, 도 20 및 기판(202)을 제공하는 것에 대한 예시인 도 21을 참조하여 이상에 설명되는 방법(2000)의 블록(2002)과 실질적으로 유사할 것이다. 방법(3800)은 이어서, 하나 이상의 에피택셜 층이 기판 상에 성장되는, 블록(3804)으로 진행한다. 블록(3804)은, 도 20을 참조하여 이상에서 설명되는, 방법(2000)의 블록(2004)과 실질적으로 유사할 것이다. 도 22는, 에피택셜 스택(2202) 및 하드 마스크 층(308)이 기판(202) 위에 형성되는 것에 대한 예시이다.
방법(3800)은 이어서, 핀 요소들이 형성되는, 블록(3806)으로 진행한다. 블록(3806)은, 도 20을 참조하여 이상에 설명되는 방법(2000)의 블록(2006)과 실질적으로 유사할 것이다. 도 23은 마찬가지로, 기판(202)으로부터 연장되는 복수의 핀 요소들(402)에 대한 예시이다. 방법(3800)은 이어서, 얕은 트렌치 절연(STI) 특징부들이 핀 요소들 사이에 형성되는, 블록(3808)으로 진행한다. 블록(3808)은, 도 20을 참조하여 이상에 설명되는 방법(2000)의 블록(2008)과 실질적으로 유사할 것이다. 도 24 및 도 25는 마찬가지로, 핀들(402) 사이에 배치되며 그리고 후속적으로 만입되는 얕은 트렌치 절연 특징부들(602)에 대한 예시이다.
방법(3800)은 이어서, 더미 게이트 구조물을 포함하는 희생적 층들 또는 더미 층들이 기판 상에 형성되는, 블록(3810)으로 진행한다. 실시예에서, 더미 유전체(예를 들어, 산화물) 및 더미 게이트 구조물이 핀들 상에 형성된다. 블록(3810)은 방법(2000)의 블록(2010)과 실질적으로 유사할 것이다. 도 26 및 도 27은 예시이며 그리고 유전체 층(802) 및 게이트 구조물(902)(예를 들어, 더미 게이트 구조물)을 형성하는 것을 포함한다.
방법(3800)은 이어서, 제1 유형의 소자(들)의 핀들이 마스킹 층에 의해 보호되는 가운데, 제2 유형의 소자(들) 상의 에피택셜 스택의 선택된 에피택셜 층들이 산화되는, 블록(3812)으로 진행한다. 실시예에서, PFET에 대응하는 핀들 또는 핀 영역들은, 하드 마스크와 같은 마스킹 층에 의해 덮이게 된다. 일부 실시예에서, 마스킹 층은, 산화물 층(예를 들어, SiO2를 포함할 수 있는 패드 산화물 층) 및/또는 질화물 층(예를 들어, Si3N4를 포함할 수 있는 패드 질화물 층)을 구비하는, 하드 마스크를 포함한다. 일부 예에서, 마스킹 층은, 열적 성장 산화물, CVD 증착 산화물, 및/또는 ALD 증착 산화물을 포함한다. 일부 실시예에서, 마스킹 층은, CVD 또는 다른 적당한 기술에 의해 증착되는 질화물 층을 포함한다.
제1 유형의 소자(들)의 핀들이 보호되는 가운데, 산화 공정이, 제2 유형의 소자(들)의 핀들의 선택된 에피택셜 층들이 산화되도록, 실행된다. 일부 실시예에서, 제2 유형의 소자들의 에피택셜 스택의 SiGe 에피택셜 층들이 산화된다(예를 들어, 완전히 산화됨). 제1 유형 및 제2 유형 각각의 소자들을 포함하는 기판은, 습식 산화 공정, 건식 산화 공정, 또는 이들의 조합에 종속될 수 있다. 적어도 일부 실시예들에서, 소자(들)는, 산화제로서 수증기 또는 스팀을 사용하는, 습식 산화 공정에 노출된다.
블록(3812)에 대한 도 39a의 예를 참조하면, 제1 유형의 소자(예를 들어, PFET)가, 그 위에 배치되는 하드 마스크 층(3902)을 구비한다. 하드 마스크 층(3902)이 제1 유형의 소자 상에 배치되는 가운데, 산화 공정이, 도 39b에 도시된 바와 같이 제2 유형의 소자(들)(예를 들어, NFET)의 핀들의 소스/드레인 영역의 에피택셜 층들(304) 상에 실행된다. 산화 공정은, 산화된 층들(3904)을 제공한다. 일부 실시예에서, 에피택셜 층들(304, 306)의 재료들은, 선택적 산화 공정을 허용하는 상이한 산화 속도들을 갖는다. 예를 들어, 일부 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 에피택셜 층들(306)은 Si이다. SiGe는 Si 보다 훨씬 더 높은 속도로 산화할 수 있다. 예로서 도 39a를 다시 사용하면, 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 SiGeOx로 이루어진 산화된 층(3904)을 생성한다. 일부 실시예에서, 에피택셜 층들(306)은 산화되지 않는다.
일부 실시예에서, 에피택셜 층들(304)은 산화된 층(3904)을 형성하기 위해 완전히 산화된다. 일부 실시예에서, 소스/드레인 영역 내의 에피택셜 층(304)의 두께는, 도 22 내지 도 27에 도시된 바와 같이, 예를 들어 대략 2 내지 6 nm 사이이다. 에피택셜 층(304)의 산화에 의해, 층은 산화된 층(3904)의 두께를 제공하기 위해 팽창될 수 있으며, 예를 들어, 일부 실시예에서, 산화된 층(3904)은 대략 5 내지 25 nm 사이의 두께를 갖는다. 이러한 팽창은, 핀들(402)의 소스/드레인 영역의 에피택셜 층들(306)에 작용하게 되는, 응력(예를 들어, 인접한 층들의 굽힘을 야기하는)을 제공할 수 있다. 이는 도 48b의 단면도에 도시된다. 도 48b에서, 산화된 층(3904)의 두께의 증가 때문에, 에피택셜 층들(306)은, (게이트 아래의) 채널 영역과 소스/드레인 영역 사이에서 더 이상 동일 평면 상에 또는 동일 선 상에 놓이지 않는다. 에피택셜 층들(306)은 소스/드레인 영역 및 채널 영역 사이에서 실질적으로 일관된 두께로 남는다(예를 들어, 6 내지 12 nm 사이). 이는, 예를 들어 NMOS 소자를 위해 유익할 수 있는, 소자의 변형 향상(strain enhancement)을 제공한다. 이상에서 논의된 바와 같이, 일부 실시예에서, 제2 유형의 소자("b"형 도면들에 의해 도시됨)는 NFET이다.
일부 실시예에서, 블록(3810)은 제1 유형의 소자 상에서의 하드 마스크 층의 제거를 제공하기 위해 계속된다. 도 40a/도 40b의 예를 사용하여, 하드 마스크 층(3902)은 기판(202)으로부터 제거된다.
방법(3800)은 이어서, 에피택셜 스택의 선택된 에피택셜 층들이, 제1 유형의 소자(들)(예를 들어, PFET)의 핀들의 핀 요소 소스/드레인 영역으로부터 제거되는, 블록(3814)으로 진행한다. 도 41a/도 41b에 도시된 바와 같이, 에피택셜 층들(304)은, 제1 유형의 소자(도 41a)를 위한 핀들(402)의 소스/드레인 영역으로부터 제거되었다. 제2 유형의 소자(도 41b)는 실질적으로 변경되지 않고 남는다. 제2 유형의 소자에서의 노출된 에피택셜 층(304)은 산화된 층들(3904)을 형성하기 위해 산화되었으며, 그리고 식각이 에피택셜 층(304)에 대해 선택적으로, 제1 유형의 소자 내에서 그의 제거를 야기하도록, 행해진다. 다른 실시예에서, 적당한 패턴화 및 마스킹 단계가 실행된다. 도 41a는 제거된 에피택셜 층들(304)의 장소(도 40a 참조) 내의 간극들을 예시한다. 간극들(1002)은 주변 환경(예를 들어, 공기, 질소)으로 채워질 수 있다. 블록(3814) 및 간극들(1002)은, 개별적으로 도 1 및 도 10을 참조하여 이상에서 설명된, 블록(114) 및 간극들(1002)과 실질적으로 유사할 것이다.
방법(3800)은 이어서, 스페이서 층이 2가지 유형의 소자 모두의 핀들 위의 기판 상에 증착되는, 블록(3816)으로 진행한다. 도 42a/도 42b가 핀들(402) 상에 증착되는 스페이서 층(1102)을 예시한다. 제1 유형의 소자들에 관해, 도 42a는, 스페이서 층(1102)이 간극들(1002) 내부를 포함하는 핀들 상에 형성되는 것을 예시한다. 블록(3816)은, 도 1 및 도 11을 참조하여 이상에서 설명되는 방법(100)의 블록(116), 및/또는 도 20을 참조하여 이상에서 설명되는 방법(2000)의 블록(2014)과 실질적으로 유사할 것이다. 일부 실시예에서, 도 43a/도 43b를 참조하면, 스페이서 층(1102)의 형성 이후에, 스페이서 층(1102)은, 게이트 구조물(902)에 인접한 그리고 게이트 구조물(902)에 의해 덮이지 않는, 핀 요소들(402)의 부분들(예를 들어, 소스/드레인 영역들)을 노출시키기 위해, 후퇴 식각될 수 있을 것이다. 도 43a의 예는, 도 12a 및 도 12b를 참조하여 이상에서 논의된 것과 실질적으로 유사할 것이다. 이상에서 논의된 바와 같이, 스페이서 층(1102)이 에피택셜 스택(2202)의 상부 표면 및 에피택셜 스택(2202)의 측방 표면들로부터 제거될 수 있는 가운데, 도 43a에 예시된 바와 같이, 스페이서 층(1102)은, 제1 유형의 소자의 소스/드레인 영역 내의 에피택셜 스택(302)의 에피택셜 층들(306) 사이에 개재되어 잔류한다. 제1 유형의 소자(들)의 핀 요소들 내의 에피택셜 층들(306) 사이의 스페이서 층(1102)은 두께가 대략 2 내지 6 nm 사이일 수 있을 것이다. 한편, 제2 유형의 소자들에 관해, 도 43b는, 스페이서 요소들을 형성하는 게이트 구조물(902)의 측벽들 상에 잔류하도록 후퇴 식각되는 스페이서 층(1102)의 예시이다.
방법(3800)은 이어서, 소스/드레인 특징부들이 각 유형의 소자의 소스/드레인 영역들 내에 형성되는 블록(3818)으로 진행한다. 블록(3816)은, 도 20 및 도 31을 참조하여 이상에 설명되는, 방법(2000)의 블록(2016)과 실질적으로 유사할 것이며, 및/또는 도 1 및 도 13을 참조하여 이상에 설명되는, 방법(100)의 블록(118)과 실질적으로 유사할 것이다. 논의된 바와 같이, 소스/드레인 특징부들은, 핀의 소스/드레인 영역들 내의 에피택시 층들의 부분들을 피복하는 에피택시 재료를 제공하는, 에피택셜 성장 공정을 실행함에 의해 형성된다. 블록(3818)에서 성장되는 에피택셜 재료는, 자체 상에서 성장되는 층(예를 들어, 에피택셜 층(306))의 에피택셜 재료와 동일하거나 상이할 수 있을 것이다. 도 44a/도 44b의 예를 참조하면, 소스/드레인 특징부들(4402, 4404)은, 각 유형의 소자를 위한 게이트 스택(902)에 인접한 핀 요소들(402) 상에 형성된다.
도 44a의 예를 참조하면, 소스/드레인 특징부들(4402)은, 게이트 구조물(902)에 인접한 에피택셜 층(306)의 영역 상에 반도체 재료 층을 에피택셜 성장시킴에 의해 형성되는 재료(4402A)를 포함한다. 달리 표현하면, 재료(4402A)는 게이트에 인접한 나노와이어(예를 들어, 에피택시 층(306)) 둘레에 형성되고; 이것은 나노와이어 둘레에 "피복"을 형성하는 것으로 지칭될 수 있을 것이다. 에피택셜 재료(4402A)를 포함하는 소스/드레인 특징부들은, 도 13을 참조하여 이상에서 논의된 바와 같은 에피택셜 소스/드레인 재료(1302A)와 실질적으로 유사할 것이다. 에피택셜 재료(4402A)는 제1 유형의 소자(예를 들어, PFET)를 위한 소스/드레인 특징부를 제공하기 위해 적절하게 불순물 첨가될 수 있을 것이다.
도 44b의 예를 참조하면, 소스/드레인 특징부들(4404)은, 게이트 구조물(902)에 인접한 에피택셜 층(306)의 영역 상에 반도체 재료 층을 에피택셜 성장시킴에 의해 형성되는 재료(4404A)를 포함한다. 달리 표현하면, 재료(4404A)는 게이트에 인접한 나노와이어(예를 들어, 에피택시 층(306)) 둘레에 형성되고; 이것은 나노와이어 둘레에 "피복"을 형성하는 것으로 지칭될 수 있을 것이다. 에피택셜 재료(4404A)를 포함하는 소스/드레인 특징부들은, 도 13을 참조하여 이상에서 논의된 바와 같은 에피택셜 소스/드레인 재료(1302A)와 실질적으로 유사할 것이다. 에피택셜 재료들(4402A, 4404A)은, 연관된 유형의 소자(n-형 p-형)에 관하여 적절한 조성 및/또는 불순물 첨가된 것일 수 있다. 따라서, 실시예들에서, 에피택셜 재료들(4402A, 4404A)은, 조성 및 불순물 첨가 중 적어도 하나에 관해 상이하다. 예를 들어, 일부 실시예에서, 에피택셜 재료들(4402A)은 PFET 소자에 적당한 소스/드레인 재료를 제공하며; 에피택셜 재료들(4404A)은 NFET 소자에 적당한 소스/드레인 재료를 제공한다. 따라서, 소스/드레인 특징부들(4402, 4404)은 동일한 또는 상이한 공정들에서 형성될 수 있을 것이다.
방법(3800)은 이어서, 층간 유전체(ILD) 층이 형성되는, 블록(3820)으로 진행한다. 일부 실시예에서, 접촉 식각 정지 층이 또한 형성될 수 있을 것이다. 일부 실시예에서, 게이트 구조물은 또한 기판으로부터 후속적으로 제거될 수 있을 것이다. 블록(3820)은, 도 1을 그리고 도 14의 예를 참조하여 이상에서 논의되는, 방법(100)의 블록(120)과 실질적으로 유사할 것이며, 및/또는 도 20의 그리고 도 32의 예의 방법(2000)의 블록(2018)과 실질적으로 유사할 것이다. 도 45a/도 45b의 예를 참조하면, 층간 유전체 층(1402)이 기판(202) 위에 형성된다. 도 45a/도 45b에 도시된 바와 같이, 게이트 스택(902)으로부터의 전극 층(904)(또는 전극 층(904) 및 유전체 층(802))의 제거는, 트렌치(1404)를 생성한다. 도 45a가, 유전체 층(802)이 트렌치(1404) 내에 배치되는 중간 공정을 예시하는 가운데, 다른 실시예에서, 유전체 층(802)이 또한 제거된다.
방법(3800)은 이어서, 소자(들)의 채널 영역 내의 에피택셜 층(들)의 선택적 제거가 제공되는, 블록(3822)으로 진행한다. 실시예들에서, 선택된 에피택셜 층(들)은, 그 위에 그리고 그 상에 게이트 구조물이 형성될, 핀 요소의 영역에서, 달리 표현하면 채널 영역에서, 제거된다. 이러한 선택적 제거는, 2가지 유형의 소자에 대해 공통적으로 또는 적당한 마스킹 요소들을 포함하는 별개의 단계들에서, 실행될 수 있을 것이다. 블록(3822)은 도 20의 및/또는 도 33의 예의 방법(2000)의 블록(2020)과 실질적으로 유사할 수 있으며, 및/또는 도 1의 및/또는 도 15의 예의 방법(100)의 블록(122)과 실질적으로 유사할 수 있을 것이다. 도 46a/도 46b의 예를 참조하면, 에피택시 층들(304)은, 2가지 유형의 소자(n-형 및 p-형) 모두에 대해 트렌치(1404) 내부에서 그리고 기판(202)의 채널 영역으로부터 제거된다. 이상에서 논의된 바와 같이, 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 에피택셜 층들(306)은 SiGe 에피택셜 층들(304)의 선택적 제거를 허용하는 실리콘이다. 블록(3822)의 처리 단계(예를 들어, 도 46a/도 46b) 도중에, 간극들(1502)이 채널 영역 내의 인접한 나노와이어들 사이에 제공된다(예를 들어, 에피택시 층들(306) 사이의 간극들(1502))는 것을, 알아야 한다.
방법(3800)은 이어서, 하나 이상의 게이트 구조물이 형성되는, 블록(3824)으로 진행한다. 게이트 구조물들은 고 유전상수/금속 게이트 스택들을 포함한다. 블록(3824)은, 도 20, 도 34, 도 35, 도 36, 및 도 37을 참조하여 이상에서 설명되는, 방법(2000)의 블록(2022)과 실질적으로 유사할 수 있으며, 및/또는 도 1을 그리고 도 16, 도 17, 도 18 및 도 19의 예를 참조하여 이상에서 설명되는, 방법(100)의 블록(124)과 실질적으로 유사할 수 있을 것이다. 제1 유형의 소자를 위해 형성되는 게이트 구조물들은, 조성, 배열 형태, 층들의 수, 및 이와 유사한 것에 관해, 각각 관련 일 함수를 제공함에 따라 제2 유형의 소자를 위한 게이트 구조물들의 그것과 상이할 수 있을 것이다. 도 47a의 예를 참조하면, 블록(3824)의 실시예에서, 게이트 스택(4702)이 제1 유형의 소자의 트렌치(1404) 내부에 형성된다. 게이트 스택(4702)은, 계면 층들, 게이트 유전체(예를 들어, 고 유전상수) 층들(4706), 및 게이트 전극(예를 들어, 금속 게이트)(4710)을 포함할 수 있다. 도 47b의 예를 참조하면, 블록(3824)의 실시예에서, 게이트 스택(4704)이 제2 유형의 소자의 트렌치(1404) 내부에 형성된다. 게이트 스택(4704)은, 계면 층들, 게이트 유전체(예를 들어, 고 유전상수) 층들(4706), 및 게이트 전극(예를 들어, 금속 게이트)(4712)을 포함할 수 있다. 게이트 스택들(4702, 4704)은, 상이한 조성을 포함할 수 있으며 및/또는 계면 층, 고 유전상수 층, 및 게이트 전극의 각각을 위한 상이한 공정들 도중에 형성될 수 있을 것이다. 게이트 스택(4702)은, 제1 유형의 소자(예를 들어, PFET)를 위한 적당한 일 함수를 제공한다. 게이트 스택(4704)은, 제2 유형의 소자(예를 들어, NFET)를 위한 적당한 일 함수를 제공한다. 예를 들어, 게이트 스택들(4702, 4704)의 금속 층이, Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적당한 금속 재료들 또는 이들의 조합으로 이루어지는 그룹으로부터 선택되는 것을 포함하는, 동일한 또는 상이한 조성들을 포함할 수 있을 것이다.
따라서, 방법(3800)은, 일부 실시예에서, 제1 유형의 소자(4700)를 제공한다. 일부 실시예에서, 소자(4700)는 PFET 소자이다. 방법(3800)은, 일부 실시예에서, 제2 유형의 소자(4710)를 제공한다. 일부 실시예에서, 소자(4710)는 NFET 소자이다. 소자들(4700, 4710)은, 동일한 기판 상에 제공될 수 있으며 그리고 집적 회로를 형성하기 위해 함께 기능할 수 있을 것이다. 이상에서 논의된 바와 같이, 방법(3800) 및/또는 소자(4710)의 일부 실시예들에 대한 장점이, 피복된 에피택셜 소스/드레인에 개재되는 산화된 층(산화된 층(3904) 참조)에 의해 제공되는 변형 향상이다.
따라서, 소자들(4700, 4710)은, 전면 게이트(GAA) 소자로서 실시될 수 있으며, 개별적인 게이트 구조물(4702/4704)은 채널 영역 내의 나노와이어(에피택시 층(306))의 복수의 측부들 상에 형성된다. 복수-게이트 소자(4700)가, 도 47a에서 등각투상도로 그리고 도 48a(단면 A), 도 49a(게이트 구조물(4702)을 관통하는 단면 B), 도 50a(소스/드레인을 관통하는 단면 C)에서 상응하는 단면도로 도시된다. 복수-게이트 소자(4710)가, 도 47b에서 등각투상도로 그리고 도 48b(단면 A), 도 49b(게이트 구조물(4702)을 관통하는 단면 B), 도 50b(소스/드레인을 관통하는 단면 C)에서 상응하는 단면도로 도시된다. 층간 유전체 층(1402)은 도 48a, 도 49a 및 도 50a에서, 참조의 용이함을 위해 제거된다. 도 48a, 도 49a, 도 48b, 도 49b에 도시된 바와 같이, 게이트 유전체 층(4706)은, 에피택셜 층(306)(예를 들어, 나노와이어) 아래에 배치된다. 그러나, 다른 실시예에서, 개별적인 게이트 구조물(4702, 4704)의 다른 부분들(예를 들어, 게이트 전극들(4710, 4712))이 또한 에피택시 층(306) 아래에 배치될 수 있을 것이다. 일부 실시예에서, 소자(4700) 및/또는 소자(4710)는, 채널 영역의 적어도 2개의 측부(예를 들어, 상부 및 2개의 측벽) 상에 형성되는 게이트를 구비하는 FINFET 소자일 수 있으며, 및/또는 당해 기술 분야에 공지된 다른 배열 형태를 구비할 수 있을 것이다. 도 50a, 도 50b의 소자들(4700, 4710)은, 유전체 재료들(개별적으로, 스페이서(1102) 및 산화된 층(3904))이 소스/드레인 영역 내의 에피택시 층들(306) 사이에 개재되는 가운데, 에피택셜 층(306)(예를 들어, 나노와이어)의 복수의 표면 상에 배치되는 에피택셜 성장된 피복 층(4402A, 4404A)을 구비하는 소스/드레인 특징부들(4402, 4404)을 예시한다.
반도체 소자들(4710, 4700)은, 당해 기술 분야에 공지된 다양한 특징부들 및 영역들을 형성하기 위해 추가의 처리를 받을 수 있을 것이다. 예를 들어, 후속의 처리는, 하나 이상의 복수-게이트 소자를 포함할 수 있는 기능형 회로를 형성하기 위해 다양한 특징부들을 연결하도록 구성되는, 기판(202) 상의 복수 층 상호 연결 특징부들(예를 들어, 금속 층들 및 층간 유전체들) 및 다양한 접촉부들/비아들/라인들 뿐만 아니라, 접촉 개구들, 접촉 금속을 형성할 수 있을 것이다. 일부 실시예에서, 상호 연결 특징부들은 소자들(4710, 4700)을 전기적으로 연결한다. 추가적인 예에서, 복수 층 상호연결부가, 비아들 또는 접촉부들과 같은 수직 상호연결부들 및 금속 라인들과 같은 수평 상호연결부들을 포함할 수 있을 것이다. 다양한 상호연결 특징부들은, 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 도전성 재료를 채용할 수 있을 것이다. 일 예에서, 다마신 공정 및/또는 이중 다마신 공정이 구리 관련 복수 층 상호연결 구조물을 형성하기 위해 사용된다. 더불어, 부가적인 공정 단계들이, 방법(3800)의 이전에, 도중에, 그리고 이후에 실시될 수 있으며 그리고, 이상에 설명된 일부 공정 단계들이 방법(3800)의 다양한 실시예들에 따라 대체되거나 제거될 수 있을 것이다.
복수-게이트 소자들의 제조를 포함하는 반도체 제조의 방법(5100)이 도 51에 도시된다. 방법(5100)은, 이하에 정리되는 일부 차이를 제외하고, 도 1의 방법(100), 도 20의 방법(2000), 및/또는 도 38의 방법(3800)의 많은 양태들과 실질적으로 유사할 것이다. 그러나, 방법(100), 방법(2000), 및/또는 방법(3800)에 관해 이상에 제공되는 (공통의 참조 부호들에 의해 예시되는 것과 같은) 요소들 및 유사한 공정들에 대한 설명은, 달리 언급되지 않는 한, 여기에 동일하게 적용된다. 이상의 방법(3800)과 마찬가지로, 방법(5100)은, 제1 유형 소자 및 제2 유형의 소자를 위한 공통적인 처리 단계들을 예시한다. 그러나, 방법(5100)은 또한, 일부 실시예에서, 2가지 유형의 소자들 중 어느 하나 또는 양자 모두에서 원하지 않는 확산의 차단을 제공하기 위해, 핀의 채널 영역 및 소스/드레인 영역 아래에 놓이는 절연 층의 형성을 제공한다.
도 2 내지 도 9는, 방법(5100)의 여러 단계들에 또한 적용되는 반도체 소자의 실시예에 대한 등각투상도들이다. (이러한 도면들은, 2가지 유형의 소자 모두를 처리하는데 공통적으로 및/또는 실질적으로 유사하게 적용될 수 있다.) 도 9의 단계에 이어, 도 52a, 도 52b, 도 53a, 도 53b, 도 54a, 도 54b, 도 55a, 도 55b, 도 56a, 도 56b, 도 57a, 도 57b, 도 58a, 도 58b, 도 59a, 도 59b, 도 60a, 및 도 60b가, 도 51의 방법(5100)의 여러 단계들에 대응한다. 도 61a, 도 61b, 도 62a, 도 62b, 도 63a, 및 도 63b는, 이상에 열거된 개별적인 등각투상도들에 대응하는, 단면도들이다. 이러한 도면들은 반도체 기판 상에 형성되는 상이한 유형(예를 들어, n-형 및 p-형)의 소자들에 관한 방법(5100)의 교시를 실시하는 방법을 제공한다. 다시, "a"로 지시되는 도면(예를 들어 도 52a)은 제1 유형의 소자(예를 들어, p-형 FET)를 나타내며 그리고 "b"로 지시되는 도면은 상응하는 단계에서의 제2 유형의 소자(예를 들어, n-형 FET)를 나타낸다는 것을 알아야 한다. 예를 들어, "a"형 도면에 의해 지시되는 그리고 "b"형 도면에 의해 지시되는, 각각의 유형의 소자는 동일한 기판(예를 들어, 기판(202)) 상에 형성될 수 있을 것이다. 하나 이상의 절연 특징부, 제2 유형의 소자들로부터, 제1 유형의 소자들 사이에 개재될 수 있을 것이다.
방법(5100)은, 기판이 제공되며 그리고 단계들이 에피택셜 스택들, 핀 요소들, 산화 층, 얕은 트렌치 절연 특징부들 및 더미 게이트들을 형성하는 것을 포함하는 블록들(5202, 5204, 5206, 5208, 5210, 5212)에서 시작한다. 각각의 이러한 블록들(5202, 5204, 5206, 5208, 5210, 5212)은, 개별적으로 도 1 및 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8 그리고 도 9를 참조하여 이상에서 설명되는, 방법(100)의 개별적인 블록들(102, 104, 106, 108, 110 and 112)과 실질적으로 유사하다. 단일 예시적 소자가 예시되는 가운데, 하나 이상의 이러한 블록들의 처리는, 제1 유형의 소자 및 제2 유형의 소자를 위해 공통적으로 실행될 수 있을 것이다.
블록(108)에서의 방법(100)을 참조하여 이상에서 설명되는 바와 유사하게, 블록(5108)에서의 방법(5100)은, 핀(들) 내에 형성되는 절연 층의 형성을 제공한다. 산화된 층(502)으로 도시되는, 이러한 절연 층은, 기판(202) 내로 앞서 주입되는 그리고 기판(202) 내에서 산화된 층(502) 바로 아래에 존재할 수 있는, 안티-펀치 스루 불순물들에 대한 확산 장벽으로서 역할을 할 수 있다. 따라서, 다양한 실시예에서, 산화된 층(502)은, 기판(202) 부분 내부의 안티-펀치 스루 불순물들이, 후속적으로 형성되는 복수-게이트 소자를 위한 채널 영역으로서 역할을 할 수 있는, 예를 들어 위에 놓이는 에피택셜 층(들)(306) 내로 확산하는 것을 방지하도록, 역할을 한다. 도시된 바와 같이, 산화된 층(502)은 각 유형(n-형 및 p-형)의 소자를 위해 형성된다는 것을 알아야 한다. 그러나, 다른 실시예에서, 산화된 층(502)은, (예를 들어, 개별적으로 도 20 및 도 38을 참조하여 이상에서 설명되는 방법(2000) 및/또는 방법(3800)에서 예시되는 바와 같이) 다른 유형의 소자는 산화된 층 없이 처리될 수 있는 가운데, 단일 유형의 소자 상에만 제공될 수 있을 것이다. 일부 실시예에서, 방법(5100)의 블록(5108)에서 형성되는 산화된 층(도 6 참조)은 대략 5 내지 15 nm 사이이다.
방법(5100)이 블록(5112)을 실행한 이후에, 방법(5100)은 제1 유형의 소자(들)의 핀들이 마스킹 층에 의해 보호되는 가운데, 제2 유형의 소자(들) 상의 에피택셜 스택의 선택된 에피택셜 층들이 산화되는, 블록(5114)으로 진행한다. 실시예에서, PFET에 대응하는 핀들 또는 핀 영역들은 마스킹 층에 의해 덮이게 되는 가운데, NFET의 소스/드레인 영역의 선택된 에피택셜 층들이 산화된다. 일부 실시예에서, 마스킹 층은, 산화물 층(예를 들어, SiO2를 포함할 수 있는 패드 산화물 층) 및/또는 질화물 층(예를 들어, Si3N4를 포함할 수 있는 패드 질화물 층)을 구비하는, 하드 마스크를 포함한다. 일부 예에서, 마스킹 층은, 열적 성장 산화물, CVD 증착 산화물, 및/또는 ALD 증착 산화물을 포함한다. 일부 실시예에서, 마스킹 층은, CVD 또는 다른 적당한 기술에 의해 증착되는 질화물 층을 포함한다.
제1 유형의 소자(들)의 핀들이 보호되는 가운데, 산화 공정이, 제2 유형의 소자(들)의 핀들의 선택된 에피택셜 층들 상에 실행된다. 일부 실시예에서, 제2 유형의 소자들을 구비하는 영역 내의 핀들 상의 에피택셜 스택의 SiGe 에피택셜 층들이 산화된다(예를 들어, 완전히 산화됨). 제1 유형 및 제2 유형 각각의 소자들을 포함하는 기판은, 습식 산화 공정, 건식 산화 공정, 또는 이들의 조합에 종속될 수 있다. 적어도 일부 실시예들에서, 소자(들)는, 산화제로서 수증기 또는 스팀을 사용하는, 습식 산화 공정에 노출된다.
도 52a의 예를 참조하면, 제1 유형의 소자(예를 들어, PFET)가, 그 위에 배치되는 하드 마스크 층(3902)을 구비한다. 하드 마스크 층(3902)이 제1 유형의 소자 상에 배치되는 가운데, 산화 공정이, 도 52b에 도시된 바와 같이 제2 유형의 소자(들)(예를 들어, NFET)의 핀들의 소스/드레인 영역의 에피택셜 층들(304) 상에 실행된다. 일부 실시예에서, 에피택셜 층들(304, 306)의 재료들은 상이한 산화 속도들을 갖고, 그에 따라 선택적 산화 공정을 허용한다. 예를 들어, 일부 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 에피택셜 층들(306)은 Si이다. SiGe는 Si 보다 훨씬 더 높은 속도로 산화할 수 있다. 예로서 도 52a를 사용하면, 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 SiGeOx로 이루어진 산화된 층(3904)을 생성한다. 일부 실시예에서, 에피택셜 층들(306)은 산화되지 않는다. 이상에 설명된 바와 같이, 일부 실시예에서, 제2 유형의 소자 내의 하부 에피택시 층(304)은 산화된 층(502)을 형성하기 위해 미리 산화되었다. 일부 실시예에서, 산화된 층(502)은 산화된 층들(3904)보다 더 큰 두께를 구비한다. 일부 실시예에서, 산화된 층(502) 및 산화된 층(3904)은 모두 SiGeOx이다.
실시예에서, 소스/드레인 영역 내의 에피택셜 층(304)의 두께는, 예를 들어, 도 2 내지 도 9에 도시된 바와 같이, 대략 2 내지 6 nm 사이이다. 제2 유형의 소자의 소스/드레인 영역 내의 에피택셜 층(304)의 산화에 의해, 층은, 대략 5 내지 15 nm 사이의 산화된 층(3904)의 두께를 제공하기 위해 팽창될 수 있다. 이러한 팽창은, 핀들(402)의 소스/드레인 영역의 에피택셜 층들(306)에 작용하게 되는, 응력(예를 들어, 굽힘을 야기하는)을 제공할 수 있다. 이는, 에피택셜 층들(306)이 (게이트 아래의) 채널 영역과 소스/드레인 영역 사이에서 더 이상 동일 평면(동일 선) 상에 놓이지 않는, 도 62b에 도시된다. 에피택셜 층들(306)은 소스/드레인 영역 및 채널 영역 사이에서 실질적으로 일관된 두께로 남는다(예를 들어, 6 내지 12 nm 사이)는 것을 알아야 한다. 이는, 예를 들어 NMOS 소자를 위해 유익할 수 있는, 소자의 변형 향상을 제공할 수 있다. 제2 유형의 소자 영역에서의 하부 층, 즉 산화된 층(502)은, 산화된 층(3904)의 두께 보다 더 두꺼울 수 있을 것이다. 일부 실시예에서, 제2 유형의 소자 영역에서의 산화된 층(502)은, 대략 5 nm 내지 25 nm 사이이다.
일부 실시예에서, 블록(5114)이 제1 유형의 소자 상의 하드 마스크 층의 제거를 제공하기 위해 계속된다. 도 53a/도 53b의 예를 사용하여, 하드 마스크 층(3902)은 기판(202)으로부터 제거된다.
방법(5100)은 이어서, 에피택셜 스택의 선택된 에피택셜 층들이, 제1 유형의 소자(들)(예를 들어, PFET)의 핀들 내의, 게이트 스택, 소스/드레인 영역에 인접한 핀 영역으로부터 제거되는, 블록(5116)으로 진행한다. 블록(5116)은, 도 38을 참조하여 이상에 설명되는 방법(3800)의 블록(3816), 도 1을 참조하여 이상에 설명되는 방법(100)의 블록(114), 및/또는 도 20을 참조하여 이상에 설명되는 방법(2000)의 블록(2012)과 실질적으로 유사할 것이다. 도 54a/도 54b에 도시된 바와 같이, 에피택셜 층들(304)은, 제1 유형의 소자(도 54a)를 위한 핀들(402)의 소스/드레인 영역에서 기판(202)으로부터 제거되었다. 제2 유형의 소자(도 54b)는 실질적으로 변경되지 않고 남는다. 도 54a는 에피택셜 층들(304)의 장소(도 53a 참조) 내의 간극들(1002)을 예시한다. 간극들(1002)은 주변 환경(예를 들어, 공기, 질소)으로 채워질 수 있다. 일부 실시예에서, 에피택셜 층(304)과 산화된 층(3904)(산화된 에피택셜 층(304)) 사이의 선택성은, 제1 유형의 소자로부터의 에피택셜 층(304)의 선택적 제거를 허용한다.
방법(5100)은 이어서, 스페이서 층이 기판 상의 2가지 유형의 소자 모두의 핀들 위에 증착되는, 블록(5118)으로 진행한다. 블록(5118)은, 도 38 및 도 39a/도 39b를 참조하여 이상에서 설명되는 방법(3800)의 블록(3816), 도 1 및 도 11을 참조하여 이상에서 설명되는 방법(100)의 블록(116), 및/또는 도 20을 참조하여 이상에서 설명되는 방법(2000)의 블록(2014)과 실질적으로 유사할 것이다. 도 55a/도 55b가 핀들(402) 상에 증착되는 스페이서 층(1102)을 예시한다. 제1 유형의 소자들에 관해, 도 55a는, 스페이서 층(1102)이 간극들(1002) 내부를 채우는 것을 포함하도록 형성되는 것을 예시한다. 일부 실시예에서, 도 56a/도 56b를 참조하면, 스페이서 층(1102)의 형성 이후에, 스페이서 층(1102)은, 게이트 구조물(902)에 인접한 그리고 게이트 구조물(902)에 의해 덮이지 않는, 핀 요소들(402)의 부분들(예를 들어, 소스/드레인 영역들)을 노출시키기 위해, 후퇴 식각될 수 있을 것이다. 도 56a의 예는, 도 12a 및 도 12b를 참조하여 이상에서 논의된 것과 실질적으로 유사할 것이다. 이상에서 논의된 바와 같이, 스페이서 층(1102)이 에피택셜 스택(2202)의 상부 표면 및 에피택셜 스택(2202)의 측방 표면들로부터 제거될 수 있는 가운데, 도 56a에 예시된 바와 같이, 스페이서 층(1102)은, 제1 유형의 소자의 소스/드레인 영역 내의 에피택셜 스택(302)의 에피택셜 층들(306) 사이에 개재되어 그리고 게이트의 측벽들 상에 잔류한다. 제1 유형의 소자(들)의 핀 요소들(402) 내의 에피택셜 층들(306) 사이의 스페이서 층(1102)은 두께가 대략 2 내지 6 nm 사이일 수 있을 것이다. 한편, 제2 유형의 소자들에 관해, 도 56b는, 스페이서 요소들을 형성하는 게이트 구조물(902)의 측벽들 상에 잔류하도록 후퇴 식각되는 스페이서 층(1102)의 예시이다.
방법(5100)은 이어서, 소스/드레인 특징부들이 형성되는 블록(5120)으로 진행한다. 블록(3816)은, 도 38, 도 44a, 도 44b를 참조하여 이상에 설명되는, 방법(3800)의 블록(2818), 도 20 및 도 31을 참조하여 이상에 설명되는, 방법(2000)의 블록(2016)과 실질적으로 유사할 것이며, 및/또는 도 1을 참조하여 이상에 설명되는, 방법(100)의 블록(118)과 실질적으로 유사할 것이다. 논의된 바와 같이, 소스/드레인 특징부들은, 핀의 소스/드레인 영역들 내의 에피택시 층들의 부분들을 피복하는 에피택시 재료를 제공하는, 에피택셜 성장 공정을 실행함에 의해 형성된다. 도 57a/도 57b의 예를 참조하면, 소스/드레인 특징부들(4402, 4404)은, 각 유형의 소자를 위한 게이트 구조물(902)에 인접한 핀 요소(402) 상에 형성된다. 도 57a의 예를 참조하면, 소스/드레인 특징부들(4402)은, 게이트 구조물(902)에 인접한 에피택셜 층(306)의 영역 상에 반도체 재료 층을 에피택셜 성장시킴에 의해 형성되는 재료(4402A)를 포함한다. 달리 표현하면, 재료(4402A)는 게이트에 인접한 나노와이어(예를 들어, 에피택시 층(306)) 둘레에 형성되고; 이것은 나노와이어 둘레에 "피복"을 형성하는 것으로 지칭될 수 있을 것이다. 에피택셜 재료(4402A)를 포함하는 소스/드레인 특징부들은, 도 44a를 참조하여 이상에서 논의된 바와 실질적으로 유사할 수 있으며, 및/또는 도 13을 참조하여 이상에서 논의된 바와 같은 에피택셜 소스/드레인 재료(1302A)와 실질적으로 유사할 것이다. 도 57b의 예를 참조하면, 소스/드레인 특징부들(4404)은, 게이트 구조물(902)에 인접한 에피택셜 층(306)의 영역 상에 반도체 재료 층을 에피택셜 성장시킴에 의해 형성되는 재료(4404A)를 포함한다. 달리 표현하면, 재료(4404A)는 게이트에 인접한 나노와이어(예를 들어, 에피택시 층(306)) 둘레에 형성되고; 이것은 나노와이어 둘레에 "피복"을 형성하는 것으로 지칭될 수 있을 것이다. 에피택셜 재료(4404A)를 포함하는 소스/드레인 특징부들은, 도 44b를 참조하여 이상에서 논의된 바와 실질적으로 유사할 수 있으며, 및/또는 도 13을 참조하여 이상에서 논의된 바와 같은 에피택셜 소스/드레인 재료(1302A)와 실질적으로 유사할 것이다. 에피택셜 재료들(4402A, 4404A)은, 연관된 유형의 소자(n-형 p-형)에 관하여 적절한 조성 및/또는 불순물 첨가된 것일 수 있다. 따라서, 실시예들에서, 에피택셜 재료들(4402A, 4404A)은, 조성 및 불순물 첨가 중 적어도 하나에 관해 상이하다. 예를 들어, 일부 실시예에서, 에피택셜 재료들(4402A)은 PFET 소자에 적당한 소스/드레인 재료를 제공하며; 에피택셜 재료들(4404A)은 NFET 소자에 적당한 소스/드레인 재료를 제공한다. 따라서, 소스/드레인 특징부들(4402, 4404)은 동일한 또는 상이한 공정들에서 형성될 수 있을 것이다.
방법(3800)은 이어서, 층간 유전체(ILD) 층이 형성되며 그리고 게이트 구조물이 제거되는, 블록(5122)으로 진행한다. 블록(5122)은, 방법(3800)의 블록(3820), 방법(2000)의 블록(2018). 및/또는 방법(100)의 블록(120)과 실질적으로 유사할 것이다. 도 58a/도 58b의 예를 참조하면, 층간 유전체 층(1402)이 기판(202) 위에 형성된다. 도 59a/도 59b에 도시된 바와 같이, 전극 층(904)(또는 전극 층(904) 및 유전체 층(802))의 제거는, 트렌치(1404)를 생성한다.
방법(5100)은 이어서, 소자(들)의 채널 영역 내의 에피택셜 층(들)의 선택적 제거가 제공되는, 블록(5124)으로 진행한다. 실시예들에서, 선택된 에피택셜 층(들)은, 그 위에 그리고 그 상에 게이트 구조물이 형성될, 핀 요소의 영역에서, 달리 표현하면 채널 영역에서, 제거된다. 이러한 선택적 제거는, 2가지 유형의 소자에 대해 공통적으로 또는 적당한 마스킹을 제공하는 상이한 처리 단계들에서, 실행될 수 있을 것이다. 블록(5124)은, 방법(3800)의 블록(3822), 도 20의 및/또는 도 33의 예의 방법(2000)의 블록(2020), 및/또는 도 1의 및/또는 도 15의 예의 방법(100)의 블록(122)과 실질적으로 유사할 수 있을 것이다. 도 59a/도 59b의 예를 참조하면, 에피택시 층들(304)은, 2가지 유형의 소자(n-형 및 p-형) 모두에 대해 트렌치(1404) 내부에서 그리고 기판(202)의 채널 영역으로부터 제거된다. 이상에서 논의된 바와 같이, 일부 실시예에서, 에피택셜 층들(304)은 SiGe이며 그리고 에피택셜 층들(306)은 SiGe 에피택셜 층들(304)의 선택적 제거를 허용하는 실리콘이다. 블록(5124)의 중간 처리 단계(예를 들어, 도 59a/도 59b) 도중에, 간극들(1502)이 채널 영역 내의 인접한 나노와이어들 사이에 제공된다(예를 들어, 에피택시 층들(306) 사이의 간극들(1502))는 것을, 알아야 한다.
방법(3800)은 이어서, 게이트 구조물들이 형성되는, 블록(5126)으로 진행한다. 블록(5126)은, 방법(3800)의 블록(3824), 도 20, 도 34, 도 35, 도 36, 및 도 37을 참조하여 이상에서 설명되는 방법(2000)의 블록(2022)과 실질적으로 유사할 수 있으며 및/또는, 도 1을 및/또는 도 16, 도 17, 도 18 및 도 19의 예를 참조하여 이상에서 설명되는 방법(100)의 블록(124)과 실질적으로 유사할 수 있을 것이다. 도 60a의 예를 참조하면, 블록(5126)의 실시예에서, 게이트 스택(4702)이 제1 유형의 소자의 트렌치(1404) 내부에 형성된다. 도 60b의 예를 참조하면, 블록(5126)의 실시예에서, 게이트 스택(4704)이 제2 유형의 소자의 트렌치(1404) 내부에 형성된다. 게이트 스택들(4702, 4704)은, 상이한 조성을 포함할 수 있으며 및/또는 공정들 도중에 형성될 수 있을 것이다. 게이트 스택들(4702, 4704) 중 어느 하나 또는 양자 모두는 고 유전상수/금속 게이트 스택일 수 있을 것이다. 게이트 스택(4702)은, 제1 유형의 소자(예를 들어, PFET)를 위한 적당한 일 함수를 제공한다. 게이트 스택(4704)은, 제2 유형의 소자(예를 들어, NFET)를 위한 적당한 일 함수를 제공한다. 예를 들어, 게이트 스택들(4702, 4704)의 금속 층이, Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적당한 금속 재료들 또는 이들의 조합으로 이루어지는 그룹으로부터 선택되는 것을 포함하는, 동일한 또는 상이한 조성들을 포함할 수 있을 것이다.
따라서, 방법(5100)은, 일부 실시예에서, 제1 유형의 소자(6000)를 제공한다. 일부 실시예에서, 소자(6000)는 PFET 소자이다. 방법(5100)은, 일부 실시예에서, 제2 유형의 소자(6010)를 제공한다. 일부 실시예에서, 소자(6010)는 NFET 소자이다. 소자들(6000, 6010)은, 동일한 기판 상에 제공될 수 있으며 그리고 집적 회로를 형성하기 위해 함께 기능할 수 있을 것이다. 이상에서 논의된 바와 같이, 방법(5100) 및/또는 소자(6010)의 일부 실시예들에 대한 장점이, 피복된 에피택셜 소스/드레인에 개재되는 산화된 층(산화된 층(3904) 참조)의 증가된 두께에 의해 제공되는 변형 향상이다. 일부 실시예에서, 소자(6000)의 장점이, 채널 영역 및/또는 소스/드레인 영역 아래의 산화된 층(502)의 존재이다. 일부 실시예에서, 소자(6010)의 장점이, 채널 영역 및/또는 소스/드레인 영역 아래의 산화된 층(502)의 존재이다.
소자(6000) 및/또는 소자(6010)는 전면 게이트 (GAA) 소자로서 실시될 수 있으며, 게이트 구조물(4702/4704)은 나노와이어(에피택시 층(306))의 복수의 측부 상에 형성된다. 복수-게이트 소자(6000)가, 도 60a에 등각투상도로, 그리고 도 61a(단면 A), 도 62a(게이트 구조물(4702)을 관통하는 단면 B), 도 63a(소스/드레인을 관통하는 단면 C)에서 상응하는 단면도로 도시된다. 복수-게이트 소자(6010)가, 도 60b에 등각투상도로, 그리고 도 61b(단면 A), 도 62b(게이트 구조물(4702)을 관통하는 단면 B), 도 63b(소스/드레인을 관통하는 단면 C)에서 상응하는 단면도로 도시된다. 층간 유전체 층(1402)은 도 61a/도 61b, 도 62a/도 62b 및 도 63a/도63b에서, 참조의 용이함을 위해 제거된다. 도 61a, 도 62a, 도 61b, 도 62b에 도시된 바와 같이, 게이트 유전체 층(4706)은, 에피택셜 층(306)(예를 들어, 나노와이어) 아래에 배치된다. 그러나, 다른 실시예에서, 개별적인 게이트 구조물(4702, 4704)의 다른 부분들(예를 들어, 게이트 전극들(4710, 4712))이 또한 에피택시 층(306) 아래에 배치될 수 있을 것이다. 일부 실시예에서, 소자(6000) 및/또는 소자(6010)는, 채널 영역의 적어도 2개의 측부(예를 들어, 상부 및 2개의 측벽) 상에 형성되는 게이트를 구비하는 FINFET 소자일 수 있으며, 및/또는 당해 기술 분야에 공지된 다른 배열 형태를 구비할 수 있을 것이다. 도 63a, 도 63b의 소자들(6000, 6010)은, 유전체 재료(개별적으로, 스페이서(1102) 및 산화된 층(3904))가 에피택시 층들(306) 사이에 개재되는 가운데, 에피택셜 층(306)(예를 들어, 나노와이어)의 복수의 표면 상에 배치되는 에피택셜 성장된 피복 층(4402A, 4404A)을 구비하는 소스/드레인 특징부(4402, 4404)를 예시한다.
반도체 소자들(6000, 6010)은, 당해 기술 분야에 공지된 다양한 특징부들 및 영역들을 형성하기 위한 추가의 처리를 받을 수 있을 것이다. 예를 들어, 후속의 처리는, 하나 이상의 복수-게이트 소자를 포함할 수 있는 기능형 회로를 형성하기 위해 다양한 특징부들을 연결하도록 구성되는, 기판(202) 상의 복수 층 상호 연결 특징부들(예를 들어, 금속 층들 및 층간 유전체들) 및 다양한 접촉부들/비아들/라인들 뿐만 아니라, 접촉 개구들, 접촉 금속을 형성할 수 있을 것이다. 추가적인 예에서, 복수 층 상호연결부가, 비아들 또는 접촉부들과 같은 수직 상호연결부들 및 금속 라인들과 같은 수평 상호연결부들을 포함할 수 있을 것이다. 다양한 상호연결 특징부들은, 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 도전성 재료를 채용할 수 있을 것이다. 일 예에서, 다마신 공정 및/또는 이중 다마신 공정이 구리 관련 복수 층 상호연결 구조물을 형성하기 위해 사용된다. 더불어, 부가적인 공정 단계들이, 방법(5100)의 이전에, 도중에, 그리고 이후에 실시될 수 있으며 그리고, 이상에 설명된 일부 공정 단계들이 방법(5100)의 다양한 실시예들에 따라 대체되거나 제거될 수 있을 것이다.
이상의 설명은, 당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록, 여러 실시예들에 대한 특징들을 개략적으로 기술한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을, 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을, 인식해야 할 것이다.
따라서, 더 넓은 실시예들 중 하나에서, 기판으로부터 연장되며 그리고 소스/드레인 영역과 채널 영역을 구비하는 핀을 형성하는 것을 포함하는, 반도체 소자 제조의 방법이 설명된다. 핀은, 제1 조성을 구비하는 제1 에피택셜 층 및 제1 에피택셜 층 상의 제2 조성을 구비하는 제2 에피택셜 층을 포함한다. 제2 에피택셜 층은 간극을 형성하기 위해 핀의 소스/드레인 영역으로부터 제거된다. 간극은 유전체 재료로 채워진다. 다른 에피택셜 재료가 소스/드레인 특징부를 형성하기 위해 제1 에피택셜 층의 적어도 2개의 표면 상에 형성된다.
실시예에서, 복수-게이트 소자를 제조하기 위한 방법이 제시된다. 방법은, 제1, 제2 및 제3 에피택셜 층을 포함하는 에피택셜 층 스택을 성장시키는 것을 포함한다. 에피택셜 층 스택은 핀 요소를 형성하기 위해 패턴화된다. 더미 게이트 구조물이 핀 요소 위에 형성된다. 핀의 제1 영역 및 제2 영역 내의 제2 에피택셜 층은 유전체 층으로 변환된다. 제1 영역 및 제2 영역 사이에 더미 게이트 구조물 아래에 놓이는 핀의 제3 영역이 개재된다. 더미 게이트 구조물은 제2 에피택셜 층을 변환하는 것 이후에 제거되며, 그로 인해 트렌치를 형성한다. 금속 게이트 구조물이 트렌치 내에 형성되며, 여기에서 금속 게이트는 제1 및 제3 에피택셜 층의 각각의 복수의 측부 상에 배치된다. 일부 추가의 실시예에서, 제2 에피택셜 층은, 제2 에피택셜 층을 산화시키는 것에 의해 변환된다. 일부 추가의 실시예에서, 제2 에피택셜 층은, 간극을 형성하기 위해 제2 에피택셜 층을 제거하는 것 및 유전체 재료로 간극을 채우는 것에 의해 변환된다.
다른 실시예들에서, 기판으로부터 연장되는 제1 핀 요소를 제공하는 복수-게이트 반도체 소자가 형성된다. 게이트 구조물이 제1 핀 요소의 채널 영역 위에서 연장된다. 제1 핀 요소의 채널 영역은, 각각 게이트 구조물의 부분에 의해 둘러싸이게 되는, 복수의 채널 반도체 층을 포함한다. 제1 핀 요소의 소스/드레인 영역이 게이트 구조물에 인접하게 놓인다. 소스/드레인 영역은, 제1 반도체 층, 제1 반도체 층 위의 유전체 층 및 유전체 층 위의 제2 반도체 층을 포함한다.

Claims (10)

  1. 반도체 소자 제조 방법으로서,
    소스/드레인 영역 및 채널 영역을 구비하며 기판으로부터 연장되는 핀을 형성하는 단계로서, 상기 핀은 제1 조성을 구비하는 제1 에피택셜 층 및, 상기 제1 에피택셜 층 상의, 제2 조성을 구비하는 제2 에피택셜 층을 포함하는 것인, 핀을 형성하는 단계;
    간극을 형성하기 위해 상기 핀의 소스/드레인 영역으로부터 상기 제2 에피택셜 층을 제거하는 단계;
    유전체 재료로 상기 간극을 채우는 단계; 및
    상기 유전체 재료가 상기 간극을 채우고 있는 상태에서, 소스/드레인 특징부를 형성하기 위해 상기 제1 에피택셜 층의 적어도 2개의 표면 상에 다른 에피택셜 재료를 성장시키는 단계
    를 포함하는 것인, 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 에피택셜 층 아래에 놓이는 제3 에피택셜 층을 형성하는 단계;
    산화된 제3 에피택셜 층을 형성하기 위해 상기 제3 에피택셜 층을 산화시키는 단계
    를 더 포함하며,
    상기 산화된 제3 에피택셜 층은, 상기 채널 영역 및 상기 소스/드레인 특징부 상의 게이트 아래에 놓이는 것인, 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    다른 간극을 형성하기 위해 상기 핀의 상기 채널 영역으로부터 제2 에피택셜 층을 제거하는 단계; 및
    상기 채널 영역 내의 상기 제1 에피택셜 층 상에 게이트 구조물을 형성하는 것으로서, 상기 게이트 구조물의 적어도 일부는 상기 다른 간극 내에 형성되는 것인, 게이트 구조물을 형성하는 단계
    를 더 포함하는 것인, 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 핀을 형성하는 것 이전에, 상기 기판 내로 안티-펀치 스루(APT) 이온 주입을 실행하는 단계; 및
    상기 안티-펀치 스루 이온 주입을 실행하는 것 이후에 그리고 상기 핀을 형성하는 것 이전에, 상기 기판 위에 제1 에피택셜 층을 그리고 상기 제1 에피택셜 층 위에 상기 제2 에피택셜 층을 성막하는 단계
    를 더 포함하는 것인, 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 에피택셜 층은 제1 산화 속도를 구비하며, 그리고
    상기 제2 에피택셜 층은 상기 제1 산화 속도보다 더 큰 제2 산화 속도를 구비하는 것인, 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    소스/드레인 영역 및 채널 영역을 구비하며 기판으로부터 연장되는 다른 핀을 형성하는 단계로서, 상기 다른 핀은 상기 제1 에피택셜 층 및 상기 제2 에피택셜 층을 포함하는 것인, 다른 핀을 형성하는 단계;
    하드 마스크 층이 상기 핀을 보호하는 상태에서, 상기 다른 핀의 상기 제2 에피택셜 층을 산화시키는 단계; 및
    상기 다른 핀의 상기 제1 에피택셜 층 상에 소스/드레인 에피택셜 층을 성장시키는 것으로서, 상기 소스/드레인 에피택셜 층은 상기 산화된 제2 에피택셜 층에 인접하게 되는 것인, 소스/드레인 에피택셜 층을 성장시키는 것
    을 더 포함하는 것인, 반도체 소자 제조 방법.
  7. 제 1항에 있어서,
    상기 핀 상에 게이트 구조물을 형성하는 단계로서, 상기 게이트 구조물은 상기 채널 영역 내의 상기 제1 에피택셜 층의 상부, 하부 및 측방향 양측부 위에 배치되는 것인, 게이트 구조물을 형성하는 단계를 더 포함하는 것인, 반도체 소자 제조 방법.
  8. 복수-게이트 소자를 제조하는 방법으로서,
    제1 에피택셜 층, 제2 에피택셜 층 및 제3 에피택셜 층을 포함하는 에피택셜 층 스택을 성장시키는 단계;
    핀 요소를 형성하기 위해 상기 에피택셜 층 스택을 패턴화하는 단계;
    상기 핀 요소 위에 더미 게이트 구조물을 형성하는 단계;
    상기 핀의 제1 영역 및 제2 영역 내의 상기 제2 에피택셜 층을 유전체 층으로 변환시키는 단계로서, 상기 제1 영역 및 제2 영역 사이에 상기 핀의 제3 영역이 개재되며, 상기 제3 영역은 상기 더미 게이트 구조물 아래에 놓이는 것인, 제2 에피택셜 층을 변환시키는 단계;
    상기 제2 에피택셜 층을 변환시키는 것 이후에 상기 더미 게이트 구조물을 제거하는 것으로서, 그로 인해 트렌치를 형성하도록 하는 것인, 더미 게이트 구조물을 제거하는 단계;
    상기 트렌치 내에 금속 게이트 구조물을 형성하는 것으로서, 상기 금속 게이트 구조물은 상기 제1 에피택셜 층 및 제3 에피택셜 층의 각각의 복수의 측부 상에 배치되는 것인, 금속 게이트 구조물을 형성하는 단계
    를 포함하는 것인, 복수-게이트 소자 제조 방법.
  9. 복수-게이트 반도체 소자로서,
    기판으로부터 연장되는 핀 요소;
    상기 핀 요소의 채널 영역 위에서 연장되는 게이트 구조물로서, 상기 핀 요소의 상기 채널 영역은 상기 게이트 구조물의 일부에 의해 각각 둘러싸이는 복수의 채널 반도체 층을 포함하는 것인, 게이트 구조물; 및
    상기 게이트 구조물에 인접한 상기 핀 요소의 소스/드레인 영역을 포함하며,
    상기 소스/드레인 영역은, 제1 반도체 층, 상기 제1 반도체 층 위의 유전체 층, 및 상기 유전체 층 위의 제2 반도체 층을 포함하는 것인, 복수-게이트 반도체 소자.
  10. 제 9항에 있어서,
    상기 제1 반도체 층 및 제2 반도체 층을 피복하며 그리고 상기 유전체 층의 측벽과 접속하는 제3 반도체 층을 더 포함하는 것인, 복수-게이트 반도체 소자.
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