KR20200003737A - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스는 반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들을 포함한다. 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어를 포함한다. 나노와이어 스택 절연 층이, 기판과, 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물의 기판에 가장 가까운 나노와이어 사이에 있다. 적어도 하나의 제2 적층된 나노와이어 구조물이 반도체 기판의 제2 영역 위에 배치되고, 쉘로우 트렌치 아이솔레이션 층이 반도체 기판의 제1 영역과 제2 영역 사이에 있다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원에 대한 상호참조
본 출원은 2018년 7월 2일 출원된 미국 가특허 출원 번호 제62/693,162호의 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
기술분야
본 개시는 반도체 집적 회로를 제조하는 방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor) 및/또는 게이트-올-어라운드(GAA; gate-all-around) FET를 포함하는 반도체 디바이스를 제조하는 방법, 및 반도체 디바이스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 이슈로부터의 난제로 인해 FinFET 및 GAA FET를 포함하는 멀티-게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계의 개발을 가져왔다. FinFET에서는, 게이트 전극이 채널 영역의 3개의 측면 표면에 인접하며 게이트 유전체 층이 그 사이에 개재된다. 게이트 구조물이 3개의 표면 상의 핀을 둘러싸기(감싸기) 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통한 전류를 제어하는 3개의 게이트를 갖는다. 4번째 면, 채널의 하부 부분은 게이트 전극으로부터 더 떨어져 있으며, 따라서 밀접한 게이트 제어 하에 있지 않다. 그에 반해, GAA FET에서는, 채널 영역의 모든 측면 표면이 게이트 전극에 의해 둘러싸인다. 트랜지스터 치수가 10-15 nm 이하 기술 노드로 계속해서 스케일링 다운됨에 따라, FinFET 및 GAA FET의 부가의 개선이 요구된다.
반도체 디바이스는 반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들을 포함한다. 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어들을 포함한다. 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물의, 기판에 가장 가까운 나노와이어와, 기판 사이에 나노와이어 스택 절연 층이 있다. 적어도 하나의 제2 적층된 나노와이어 구조물이 반도체 기판의 제2 영역 위에 배치되고, 반도체 기판의 제1 영역과 제2 영역 사이에 쉘로우 트렌치 아이솔레이션 층이 있다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스의 개략 단면도를 도시한다.
도 2는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 등각도를 도시한다.
도 3은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 등각도를 도시한다.
도 4a 및 도 4b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 4a는 등각도이다. 도 4b는 도 4a의 라인 A-A'을 따라 취한 단면도이다.
도 5a 및 도 5b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 5a는 등각도이다. 도 5b는 도 5a의 라인 B-B'을 따라 취한 단면도이다.
도 6a 및 도 6b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 6a는 등각도이다. 도 6b는 도 6a의 라인 C-C'을 따라 취한 단면도이다.
도 7a 및 도 7b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 7a는 등각도이다. 도 7b는 도 7a의 라인 D-D'을 따라 취한 단면도이다.
도 8a 및 도 8b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 8a는 등각도이다. 도 8b는 도 8a의 라인 E-E'을 따라 취한 단면도이다.
도 9a 및 도 9b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 9a는 등각도이다. 도 9b는 도 9a의 라인 F-F'을 따라 취한 단면도이다.
도 10a 및 도 10b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 10a는 등각도이다. 도 10b는 도 10a의 라인 G-G'을 따라 취한 단면도이다.
도 11a 및 도 11b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 11a는 등각도이다. 도 11b는 도 11a의 라인 H-H'을 따라 취한 단면도이다.
도 12a 및 도 12b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 12a는 등각도이다. 도 12b는 도 12a의 라인 J-J'을 따라 취한 단면도이다.
도 13a 및 도 13b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 13a는 등각도이다. 도 13b는 도 13a의 라인 K-K'을 따라 취한 단면도이다.
도 14a 및 도 14b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 14a는 등각도이다. 도 14b는 도 14a의 라인 L-L'을 따라 취한 단면도이다.
도 15a 및 도 15b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 15a는 등각도이다. 도 15b는 도 15a의 라인 M-M'을 따라 취한 단면도이다.
도 16a 내지 도 16d는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 16a는 등각도이다. 도 16b는 도 16a의 라인 N-N'을 따라 취한 단면도이다. 도 16c는 도 16a의 라인 O-O'을 따라 취한 단면도이다. 도 16d는 도 16a의 라인 P-P'을 따라 취한 단면도이다.
도 17은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 18은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 19는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 20은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 21은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 22는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 23은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 24는 본 개시의 또다른 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 25는 본 개시의 또다른 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 26은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 27은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 28은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 29는 본 개시의 또다른 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다.
도 30은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 31은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 실시예 또는 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 따라 달라질 수 있다. 또한, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 임의로 상이한 스케일로 도시되어질 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 “~로 이루어지는”은 “포함하는” 또는 “구성되는”을 의미할 수 있다. 본 개시에서, 문구 “A, B 및 C 중의 하나”는, 달리 기재되지 않는 한, “A, B 및/또는 C”(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하며, A로부터의 하나의 요소, B로부터의 하나의 요소, 및 C로부터의 하나의 요소를 의미하는 것이 아니다.
본 개시에서, GAA FET를 제조하기 위한 방법 및 적층된 채널 FET가 제공된다. 본 개시에서, 소스 및 드레인은 상호교환 가능하게 사용되고 이의 구조물은 실질적으로 동일하다는 것을 유의하여야 한다.
반도체 디바이스 크기가 감소함에 따라, 높은 종횡비(aspect ratio) 핀 또는 적층된 나노와이어 구조물을 형성하는데 어려움이 발생한다. 핀 구조물 또는 적층된 나노와이어 구조물 높이는 구조물의 활성 영역 또는 상부 부분의 높이와 쉘로우 트렌치 아이솔레이션 영역의 높이를 포함한다. 높은 종횡비 구조물을 형성하기 위해, 기판의 깊은 에칭이 요구된다. 높은 종횡비 핀 또는 나노와이어 구조물을 형성할 때, 요구되는 에칭의 총 양은 제어하기가 어려울 수 있다. 본 개시의 실시예는 여기에 서술된 바와 같이 이 문제점에 대처한다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스의 개략 단면도를 도시한다. 본 개시의 일부 실시예에 따른 반도체 디바이스는, 반도체 기판(10)으로부터 형성된 복수의 메사(mesa) 구조물(20, 20')을 포함한다. X 방향을 따라 배열된 복수의 나노와이어 구조물(220)이 메사 구조물(20, 20') 위에 형성된다. 나노와이어 구조물(220)은 Z 방향을 따라 서로 실질적으로 평행하게 적층된 복수의 나노와이어(30)를 포함한다. 쉘로우 트렌치 아이솔레이션 층(또는 아이솔레이션 절연 층)(60)이 메사 구조물(20) 사이의 반도체 기판(10)에 형성된다. 일부 실시예에서, 개별 나노와이어 구조물(220)이 쉘로우 트렌치 아이솔레이션 층(60)에 의해 메사 구조물(20, 20')로부터 분리된다.
도 2 내지 도 16d는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 방법을 예시한다. 도 2에 도시된 바와 같이, 웰(well) 영역을 형성하도록 불순물 이온(도펀트)(12)이 실리콘 기판(10) 안으로 주입된다. 이온 주입은 펀치 스루(punch-through) 효과를 막도록 수행된다. 하나의 실시예에서, 기판(10)은 적어도 자신의 표면 상에 단결정질 반도체 층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP(이에 한정되는 것은 아님)와 같은 단결정질 반도체 재료를 포함할 수 있다. 하나의 실시예에서, 기판(10)은 Si로 제조된다.
기판(10)은 자신의 표면 영역에 하나 이상의 버퍼 층(도시되지 않음)을 포함할 수 있다. 버퍼 층은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 격자 상수를 점진적으로 변화시키도록 작용할 수 있다. 버퍼 층은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP(이에 한정되는 것은 아님)와 같은 에피텍셜 성장된 단결정질 반도체 재료로부터 형성될 수 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피텍셜 성장된 실리콘 게르마늄(SiGe) 버퍼 층을 포함한다. SiGe 버퍼 층의 게르마늄 농도는 최하부(bottom-most) 버퍼 층에 대한 30 원자% 게르마늄으로부터 최상부(top-most) 버퍼 층에 대한 70 원자% 게르마늄으로 증가할 수 있다. 본 개시의 일부 실시예에서, 기판(10)은 불순물(예컨대, p 타입 또는 n 타입 전도성)로 적합하게 도핑된 다양한 영역을 포함한다. 도펀트(12)는 예를 들어, n 타입 FinFET의 경우 붕소(BF2)이고 p 타입 FinFET의 경우 인이다.
도 3에서, 상이한 재료로 제조된 제1 반도체 층(30) 및 제2 반도체 층(35)의 교대 스택(alternating stack)이 기판(10) 위에 형성된다. 제1 반도체 층(30) 및 제2 반도체 층(35)은 상이한 격자 상수를 갖는 재료로 형성되고, 본 개시의 일부 실시예에서 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함한다.
일부 실시예에서, 제1 반도체 층(30) 및 제2 반도체 층(35)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 형성된다. 하나의 실시예에서, 제1 반도체 층(30)은 Si1-xGex(x는 약 0.3보다 큼) 또는 Ge(x=1.0)이고, 제2 반도체 층(35)은 Si 또는 Si1-yGey(y는 약 0.4보다 작고, x > y)이다. 본 개시에서, “M 화합물” 또는 “M 기반의 화합물”은, 화합물의 대다수가 M임을 의미한다.
또다른 실시예에서, 제2 반도체 층(35)은 Si1-yGey(y는 약 0.3보다 큼) 또는 Ge이고, 제1 반도체 층(30)은 Si 또는 Si1-xGex(x는 약 0.4보다 작고, x < y)이다. 또 다른 실시예에서, 제1 반도체 층(30)은 Si1-xGex로 제조되며, x는 약 0.3 내지 약 0.8 범위 내에 있고, 제2 반도체 층(35)은 Si1-xGex로 제조되며, x는 약 0.1 내지 약 0.4 범위 내에 있다.
도 3은 제1 반도체 층(30) 및 제2 반도체 층(35)의 5개 층들을 도시한다. 그러나, 층의 개수는 5에 한정되지 않고, 일부 실시예에서 1 같이(각각 하나의 층) 작을 수 있고, 또는 제1 및 제2 반도체 층 각각의 2 내지 10 층일 수 있다. 적층된 층의 개수를 조정함으로써, GAA FET 디바이스의 구동 전류가 조정될 수 있다.
제1 반도체 층(30) 및 제2 반도체 층(35)은 기판(10) 위에 에피텍셜 형성된다. 제1 반도체 층(30)의 두께는 제2 반도체 층(30)의 두께와 동일하거나 더 크거나 더 작을 수 있고, 일부 실시예에서 약 2 nm 내지 약 40 nm 범위 내에 있고, 다른 실시예에서 약 3 nm 내지 약 30 nm 범위 내에 있고, 다른 실시예에서 약 5 nm 내지 약 10 nm 범위 내에 있다. 제2 반도체 층(35)의 두께는 일부 실시예에서 약 2 nm 내지 약 40 nm 범위 내에 있고, 다른 실시예에서 약 3 nm 내지 약 30 nm 범위 내에 있고, 다른 실시예에서 약 5 nm 내지 약 10 nm 범위 내에 있다. 일부 실시예에서, 하부 제1 반도체 층(30)(기판(10)에 가장 가까운 층)은 나머지 제1 반도체 층(30)보다 더 두껍다. 하부 제1 반도체 층(30)의 두께는 일부 실시예에서 약 10 nm 내지 약 40 nm 범위 내에 있고, 또는 다른 실시예에서 약 10 nm 내지 약 30 nm 범위 내에 있다.
또한, 도 3에 도시된 바와 같이, 적층된 제1 및 제2 반도체 층(30, 35) 위에 하드 마스크 층(40)이 형성된다. 일부 실시예에서, 하드 마스크 층(40)은 제1 마스크 층(45) 및 제2 마스크 층(50)을 포함한다. 제1 마스크 층(45)은 일부 실시예에서 실리콘 산화물로 제조된 패드 산화물 층이다. 제1 마스크 층(45)은 열 산화에 의해 형성될 수 있다. 제2 마스크 층(50)은 일부 실시예에서 실리콘 질화물로 제조된다. 제2 마스크 층(50)은, 저압 화학적 기상 증착(LPCVD; low pressure chemical vapor deposition) 및 플라즈마 강화 CVD(PECVD; plasma enhanced CVD)를 포함하는 화학적 기상 증착(CVD); 스퍼터링을 포함한 물리적 기상 증착(PVD; physical vapor deposition); 원자층 증착(ALD; atomic layer deposition); 또는 다른 적합한 프로세스에 의해 형성될 수 있다.
도 4a 및 도 4b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 4a는 등각도이다. 도 4b는 도 4a의 라인 A-A'을 따라 취한 단면도이다.
하드 마스크 층(40)은 포토리소그래피 및 에칭을 포함한 패터닝 동작을 사용함으로써 마스크 패턴으로 패터닝된다. 다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 제1 및 제2 반도체 층(30, 35)의 적층된 층은 패터닝된 마스크 층을 사용함으로써 패터닝되며, 그에 의해 적층된 층은 Y 방향으로 연장하는 복수의 핀 구조물(15)로 형성된다. 일부 실시예에서, 도 4a 및 도 4b에 도시된 바와 같이, 기판(10)의 상부 부분도 또한 에칭된다. 일부 실시예에서, 기판의 상부 부분은 약 2 nm 내지 약 40 nm의 깊이로 에칭된다. 도 4a 및 도 4b에서, 2개의 핀 구조물(15)이 X 방향으로 배열된다. 하지만 핀 구조물의 수는 2개에 한정되지 않고, 2개보다 더 많을 수 있다. 일부 실시예에서, 패터닝 동작에서 패턴 충실도(pattern fidelity)를 개선하기 위해 하나 이상의 더미 핀 구조물이 복수의 핀 구조물(15)의 양측 상에 형성된다.
X 방향에 따른 핀 구조물(15)의 폭(W1)은 일부 실시예에서 약 4 nm 내지 약 40 nm 범위 내에 있고, 다른 실시예에서 약 5 nm 내지 약 30 nm 범위 내에 있고, 다른 실시예에서 약 6 nm 내지 약 20 nm 범위 내에 있다. 인접한 핀 구조물들 사이의 간격(S1)은 일부 실시예에서 약 20 nm 내지 약 80 nm 범위이고, 다른 실시예에서 약 30 nm 내지 약 60 nm 범위이다. 핀 구조물(15)의 Z 방향에 따른 높이(H1)는 일부 실시예에서 약 75 nm 내지 약 300 nm 범위 내에 있고, 다른 실시예에서 약 100 nm 내지 약 200 nm 범위이다.
핀 구조물(15)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 　예를 들어, 구조물은 더블 패터닝 또는 멀티 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 　일반적으로, 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 방향성 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 　예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 　그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서가 적층된 핀 구조물(15)을 패터닝하는 데에 사용될 수 있다.
도 5a 및 도 5b는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 도면들을 도시한다. 도 5a는 등각도이다. 도 5b는 도 5a의 라인 B-B'을 따라 취한 단면도이다.
그 후에 포토레지스트가 핀 구조물(15) 및 기판(10) 위에 형성된다. 일부 실시예에서, 포토레지스트는 네가티브 톤 또는 포지티브 레지스트이다. 도 5a 및 도 5b에 도시된 바와 같이, 포토레지스트 층은 DUV(deep ultraviolet radiation) 또는 EUV(extreme ultraviolet radiation)와 같은 화학 방사선(actinic radiation)에의 선택적 노광 및 후속 현상을 포함하는 적합한 포토리소그래피 기술을 사용하여 패터닝된다. 포토레지스트 패턴(25)은 일부 실시예에서 후속 형성되는 메사 구조물에 대응한다. 포토레지스트 패턴(25)은 메사 구조물(20)을 형성하도록 기판(10)의 후속 에칭 단계 동안 핀 구조물을 보호한다. 일부 실시예에서, 포토레지스트 층을 형성하기 전에 기판(10) 위에 하부 반사 방지 코팅(BARC; bottom anti-reflective coating) 층이 형성된다.
패터닝된 포토레지스트 및/또는 BARC 층(25)을 마스크로서 사용하여, 메사 구조물(20)을 형성하도록, 도 6a 및 도 6b에 도시된 바와 같이, 기판(10)은 적합한 에칭 동작을 사용하여 선택적으로 에칭된다. 도 6a는 등각도이다. 도 6b는 도 6a의 라인 C-C'을 따라 취한 단면도이다. 에칭 동작에 사용되는 에천트는 기판(10)에 대해 선택적이다. 그에 의해, 핀 구조물은 기판 에칭 동작에 의해 악영향을 받는다. 일부 실시예에서, 기판은 기판(10)의 상부 표면으로부터 약 20 nm 내지 약 100 nm 범위의 깊이(H2)를 갖는 리세스(215)를 형성하도록 에칭된다. 다른 실시예에서, 리세스의 깊이(H2)는 약 40 nm 내지 약 80 nm 범위이다. 도 6a 및 도 6b에 도시된 바와 같이, 복수의 핀 구조물(15)이 공통 메사 구조물(20) 상에 형성된다. 일부 실시예에서 공통 메사 구조물(20) 상의 인접한 핀 구조물들(15) 사이에는 리세스가 형성되지 않는다. 도 6a 및 도 6b에 공통 메사 구조물(20) 상의 2개의 핀 구조물(15)이 도시되어 있지만, 일부 실시예에서 3개, 4개, 5개 또는 그 이상의 핀 구조물(15)이 공통 메사 구조물(20) 상에 있다. 일부 실시예에서, 최대 10개의 핀 구조물(15)이 공통 메사 구조물(20) 상에 포함된다.
그 후에, 패터닝된 포토레지스트 및/또는 BARC 층이 제거된다. 패터닝된 포토레지스트 및/또는 BARC 층(25)은 적합한 포토레지스트 스트리핑 동작에 의해 제거된다. 일부 실시예에서, 포토레지스트 및/또는 BARC 층(25)을 제거하도록 적합한 용매가 사용된다. 일부 실시예에서, 포토레지스트 및/또는 BARC 층(25)은 산소 플라즈마 애싱 동작에 의해 제거된다. 그 다음, 도 7a 및 도 7b에 도시된 바와 같이, 하드 마스크 층(40), 핀 구조물(15) 및 기판(10) 위에 절연 라이너 층(55)이 그 후에 형성된다. 도 7a는 등각도이다. 도 7b는 도 7a의 라인 D-D'을 따라 취한 단면도이다. 일부 실시예에서 절연 라이너 층(55)은 하드 마스크 층(40), 핀 구조물(15) 및 기판(10)을 컨포멀하게(conformally) 커버한다. 실시예에서, 절연 라이너 층(55)은 실리콘 질화물, 실리콘 질화물 기반의 재료(예컨대, SiON, SiCN, 또는 SiOCN)와 같은 질화물로 제조된다. 절연 라이너 층(55)은 CVD, LPCVD, PECVD, PVD, ALD, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 절연 라이너 층(55)의 두께는 일부 실시예에서 약 1 nm 내지 약 20 nm 범위이다. 일부 실시예에서, 절연 라이너 층의 두께는 약 3 nm 내지 약 15 nm 범위이다. 일부 실시예에서, 절연 라이너 층(55)은 상이한 재료의 둘 이상의 층을 포함한다.
일부 실시예에서, 실리콘 산화물 라이너 층과 같은 추가적인 라이너 층(65)이 질화물 절연 라이너 층(55) 위에 형성된다. 추가적인 라이너 층(65)은 CVD, LPCVD, PECVD, PVD, ALD, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 추가적인 라이너 층(65)의 두께는 일부 실시예에서 약 1 nm 내지 약 20 nm 범위이다. 일부 실시예에서, 추가적인 라이너 층(65)의 두께는 약 3 nm 내지 약 15 nm 범위이다.
그 다음, 절연 재료의 하나 이상의 층을 포함하는 제1 절연 재료 층(60)이 기판(10) 위에 형성되며, 그리하여 핀 구조물은 절연 층에 완전히 매립된다. 제1 절연 재료 층(60)에 대한 절연 재료는 LPCVD, PECVD, 또는 유동가능(flowable) CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소 도핑된 실리케이트 유리(FSG; fluorine-doped silicate glass), 또는 로우 k(low-K) 유전체 재료를 포함할 수 있다. 절연 재료 층(60)의 형성 후에 어닐 동작이 수행될 수 있다. 그 다음, 도 7a 및 도 7b에 도시된 바와 같이, 절연 라이너 층(55)의 상부 표면이 제1 절연 재료 층(60)으로부터 노출되도록, 화학 기계적 연마(CMP; chemical mechanical polishing) 방법 및/또는 에칭백(etch-back) 방법과 같은 평탄화 동작이 수행된다.
그 다음, 도 8a 및 도 8b에 도시된 바와 같이, 제1 절연 재료 층(60)의 상부 부분이 제거되며 메사(20) 위의 핀 구조물(15) 및 절연 라이너 층(55)을 노출시킨다. 도 8a는 등각도이다. 도 8b는 도 8a의 라인 E-E'을 따라 취한 단면도이다. 핀 구조물들(15) 사이로부터 절연 재료(60)의 일부를 제거하도록 적합한 에칭 동작이 사용된다. 리세스(215)를 채우는 제1 절연 재료 층(60)은 또한 아이솔레이션 절연 층 또는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 층으로도 불린다. 일부 실시예에서 공통 메사 구조물(20) 상의 핀 구조물들(15) 사이에 형성되는 쉘로우 트렌치 아이솔레이션 층(60)은 없다.
도 9a 및 도 9b에 도시된 바와 같이, 핀 구조물(15) 위에 희생 게이트 유전체 층(85)이 형성된다. 도 9a는 등각도이다. 도 9b는 도 9a의 라인 F-F'을 따라 취한 단면도이다. 희생 전도성 층(90)이 희생 게이트 유전체 층(85) 위에 형성된다. 일부 실시예에서, 희생 전도성 층(90)은 나중에 제거될 희생 게이트 전극 층이다.
희생 게이트 유전체 층(85)은 실리콘 산화물 기반의 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 하나의 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 희생 게이트 유전체 층(85)의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm 범위 내에 있다.
희생 게이트 유전체 층(85) 및 희생 게이트 전극 층(90)은 희생 게이트 구조물을 형성한다. 희생 게이트 구조물은 핀 구조물 위에 희생 게이트 유전체 층을 제1 블랭킷(blanket) 퇴적함으로써 형성된다. 그 다음, 희생 게이트 전극 층이 희생 게이트 유전체 층 상에 그리고 핀 구조물 위에 블랭킷 퇴적되며, 그리하여 핀 구조물은 희생 게이트 전극 층에 완전히 매립된다. 희생 게이트 전극 층은 다결정질 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 희생 게이트 전극 층의 두께는 일부 실시예에서 약 100 nm 내지 약 200 nm 범위 내에 있다. 일부 실시예에서, 희생 게이트 전극 층에 평탄화 동작이 가해진다. 희생 게이트 유전체 층 및 희생 게이트 전극 층은, LPCVD 및 PECVD를 포함하는 CVD; PVD; ALD, 또는 다른 적합한 프로세스를 사용하여 퇴적된다. 그 후에, 상부 절연 층(95)이 희생 게이트 전극 층(90) 위에 형성된다. 상부 절연 층(95)은 하나 이상의 층을 포함할 수 있고, CVD, PVD, ALD 또는 다른 적합한 프로세스에 의해 형성될 수 있다.
다음으로, 적합한 포토리소그래피 및 에칭 동작을 사용하여 상부 절연 층(95)에 대해 패터닝 동작이 수행된다. 상부 절연 층(95)에서의 패턴은 그 후에 적합한 에칭 동작을 사용하여 희생 게이트 전극 층(90)(및 희생 게이트 유전체 층(85))에 전사된다. 에칭 동작은 반도체 디바이스의 소스/드레인 영역을 노출시킨다. 에칭 동작은 노출된 영역에서의 희생 게이트 전극 층(90)을 제거하며, 그에 의해 반도체 디바이스의 채널 영역 위의 희생 게이트 구조물을 남긴다. 희생 게이트 구조물은 희생 게이트 유전체 층(85) 및 남은 희생 게이트 전극 층(90)(예컨대, 폴리실리콘)을 포함한다.
희생 게이트 구조물이 형성된 후에, 희생 게이트 유전체 층(85)은 소스/드레인 영역 내의 핀 구조물(15)을 노출시키도록 적합한 포토리소그래피 및 에칭 동작에 의해 소스/드레인 영역으로부터 제거된다. 그 다음, 도 10a 및 도 10b에 도시된 바와 같이, 노출된 핀 구조물(15) 및 희생 게이트 구조물(85, 90) 위에 하나 이상의 측벽 스페이서 층(110)이 형성된다. 도 10a는 등각도이다. 도 10b는 도 10a의 라인 G-G'을 따라 취한 단면도이다. 측벽 스페이서 층(110)은 컨포멀 방식으로 퇴적되며, 그리하여 각각 희생 게이트 구조물의 측벽과 같은 수직 표면, 수평 표면 및 상부 상에 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 측벽 스페이서 층(110)은 약 2 nm 내지 약 20 nm 범위 내의 두께를 갖고, 다른 실시예에서 측벽 스페이서 층은 약 5 nm 내지 약 15 nm 범위 내의 두께를 갖는다.
일부 실시예에서, 측벽 스페이서 층(110)은 제1 측벽 스페이서 층 및 제2 측벽 스페이서 층을 포함한다. 제1 측벽 스페이서 층은 실리콘 산화물과 같은 산화물 또는 임의의 다른 적합한 유전체 재료를 포함할 수 있고, 제2 측벽 스페이서 층은 Si3N4, SiON, 및 SiCN 중의 하나 이상 또는 임의의 다른 적합한 유전체 재료를 포함할 수 있다. 제1 측벽 스페이서 층 및 제2 측벽 스페이서 층은 일부 실시예에서 상이한 재료로 제조되고, 그리하여 이들은 선택적으로 에칭될 수 있다. 제1 측벽 스페이서 층 및 제2 측벽 스페이서 층은 ALD 또는 CVD, 또는 임의의 다른 적합한 방법에 의해 형성될 수 있다.
그 다음, 도 11a 및 도 11b에 도시된 바와 같이, 측벽 스페이서 층(110)에는 상부 절연 층(95) 및 핀 구조물(15)의 소스/드레인 영역 위에 형성된 측벽 스페이서 층 및 제1 절연 재료 층(60)을 제거하도록 이방성 에칭이 가해진다. 도 11a는 등각도이다. 도 11b는 도 11a의 라인 H-H'을 따라 취한 단면도이다.
다음으로, 핀 구조물(15)의 소스/드레인 영역 내의 제1 반도체 층(30) 또는 제2 반도체 층(35)은 적층된 나노와이어 구조물(220, 220')을 형성하도록 적합한 에칭 동작을 사용하여 제거된다. 제1 반도체 층(30) 또는 제2 반도체 층(35)의 제거의 결과, 각각 남은 제1 반도체 층(30) 또는 제2 반도체 층(35)으로부터 제1 나노와이어(30) 및 제2 나노와이어(35)가 형성된다. 제1 나노와이어(또는 제1 반도체 층(30)) 또는 제2 나노와이어(또는 제2 반도체 층)(35)는 Z 방향을 따라 서로 실질적으로 평행하게 배열된다.
제1 반도체 층(30) 및 제2 반도체 층(35)은 상이한 에칭 선택도를 갖는 상이한 재료로 제조된다. 따라서, 제1 반도체 층(30)에 대한 적합한 에천트는 제2 반도체 층(35)을 실질적으로 에칭하지 않는다. 예를 들어, 제1 반도체 층(30)이 Si이고 제2 반도체 층(35)이 Ge 또는 SiGe일 때, 제1 반도체 층(30)은 수산화암모늄(NH4OH), 수산화테트라메틸암모늄(TMAH), EDP(ethylenediamine pyrocatechol), 또는 수산화칼륨(KOH) 용액(이에 한정되는 것은 아님)과 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 반면에, 제1 반도체 층(30)이 SiGe 또는 Ge이고 제2 반도체 층(35)이 Si일 때, 제1 반도체 층(30)은 HF:HNO3 용액, HF:CH3COOH:HNO3, 또는 H2SO4 용액 및 HF:H2O2:CH3COOH(이에 한정되는 것은 아님)와 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 일부 실시예에서, 건식 에칭 기술과 습식 에칭 기술의 조합이 제1 반도체 층(30)을 제거하는데 사용된다. 일부 실시예에서, 측벽 스페이서 층(110)의 일부는 Z 방향을 따라 기판에 가장 가까운 나노와이어(30, 35) 아래에 남는다.
제1 반도체 층 제거 및 제2 반도체 층 제거는 일부 실시예에서 개별 동작으로 수행된다. 일부 실시예에서, 제1 핀 구조물(15)이 마스킹되고(masked) 마스킹되지 않은(unmasked) 제2 핀 구조물(15)로부터 제1 반도체 층(30)이 제거되어 제2 나노와이어 구조물(220')을 형성한다. 그 다음, 제1 핀 구조물(15)이 언마스킹되고(unmasked), 제2 나노와이어 구조물(220')이 마스킹된다. 그 후에 제2 반도체 층(35)이 마스킹되지 않은 제1 핀 구조물(15)로부터 제거되며, 제1 나노와이어 구조물(220)을 형성한다. 그 다음, 제2 나노와이어 구조물(220')이 언마스킹된다. 따라서, 상이한 재료의 나노와이어를 갖는 나노와이어 구조물(220, 220')이 형성되고, nFET 및 pFET와 같은 상이한 디바이스가 동일 메사(20) 상에 형성될 수 있다.
소스/드레인 영역 내의 제1 반도체 층(30)을 제거한 후에, 제1 반도체 층(30)과 제2 반도체 층(35) 사이의 희생 게이트 유전체 층의 노출된 측을 따라 내부 스페이서 층(115)이 형성되고, 소스/드레인을 채널 영역으로부터 그리고 기판(10)으로부터 전기적으로 격리하도록 기판(10)과 제1 반도체 층(30) 및 제2 반도체 층(35) 사이에 나노와이어 스택 절연 층(117)이 형성된다. 일부 실시예에서, 나노와이어 스택 절연 층(117)은 기판에 가장 가까운 나노와이어(30, 35)와 기판(10) 사이의 공간을 실질적으로 채운다. 일부 실시예에서, 내부 스페이서 층(115)은 측벽 스페이서(110) 아래의 나노와이어(30, 35) 사이의 공간을 실질적으로 채운다(도 16c 및 도 16d 참조). 일부 실시예에서, 나노와이어 스택 절연 층(117) 및 내부 스페이서 층(115)은 실리콘 산화물과 같은 산화물, 또는 Si3N4, SiON, 및 SiCN과 같은 질화물, 또는 로우 k 재료를 포함한 임의의 다른 적합한 유전체 재료를 포함하는 동일한 재료로 형성된다. 일부 실시예에서, 로우 k 재료는 다공성 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 및 불소 도핑된 실리콘 이산화물로 구성된 그룹으로부터 선택된다. 내부 스페이서 층(115) 및 나노와이어 스택 절연 층은 ALD 또는 CVD,또는 임의의 다른 적합한 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 나노와이어 스택 절연 층(117)은 퇴적 및 에칭 동작에 의해 형성된다. 일부 실시예에서, 나노와이어 스택 절연 층 재료는 모든 노출된 나노와이어 주변에 또는 제1 나노와이어(30)와 제2 나노와이어 사이의 공간 및 제1 나노와이어(30)와 제2 나노와이어(35) 사이의 공간에 형성되고, 그 다음 나노와이어 스택 절연 재료는 제1 나노와이어(30)와 제2 나노와이어(35) 사이로부터 그리고 기판에 가장 가까운 나노와이어(30, 35)와 기판(10) 사이를 제외한 모든 나노와이어 주변으로부터 제거된다.
그 후에, 도 11a 및 도 11b에 도시된 바와 같이, 소스/드레인 에피텍셜 층(120, 120')이 형성됨으로써, 소스/드레인을 형성한다. 소스/드레인 에피텍셜 층(120, 120')은 n 채널 FET의 경우 Si, SiP, SiC 및 SiCP 또는 p 채널 FET의 경우 Si, SiGe, Ge의 하나 이상의 층을 포함한다. p 채널 FET에 대하여, 붕소(B)가 또한 소스/드레인에 포함될 수 있다. 소스/드레인 에피텍셜 층(120)은 CVD, ALD, 또는 분자 빔 에피텍시(MBE; molecular beam epitaxy)를 사용한 에피텍셜 성장 방법에 의해 형성된다. 일부 실시예에서, 소스/드레인은 게이트 구조물의 대향 측 상의 나노와이어 구조물 위에 배치된다. 소스/드레인 에피텍셜 층(120, 120')은 제1 반도체 층(30) 및 제2 반도체 층(35) 상에 성장한다. 일부 실시예에서, 소스/드레인 에피텍셜 층(120, 120')은 제1 및 제2 반도체 층(나노와이어)(30, 35)의 노출된 부분 주변을 감싼다. 일부 실시예에서, 인접한 핀 구조물 상의 성장된 소스/드레인 에피텍셜 층(120, 120')은 서로 합쳐진다. 일부 실시예에서, 소스/드레인 에피텍셜 층(120)은 단면에 있어서 다이아몬드 형상, 육각형 형상, 다른 다각형 형상, 또는 반원 형상을 갖는다. 일부 실시예에서, 하나의 소스/드레인 층(120)은 pFET를 위한 것이고 다른 소스/드레인 층(120')은 nFET을 위한 것이며, 또는 반대로 이루어진다.
일부 실시예에서, 도 12a 및 도 12b에 도시된 바와 같이, 나노와이어 스택 절연 층(117)은 기판(10)과 기판(10)에 가장 가까운 제1 반도체 층(30) 사이에만 형성되고 기판(10)과 기판에 가장 가까운 제2 반도체 층(35) 사이에는 형성되지 않으며, 그에 의해 제1 나노와이어(30)를 포함하는 적층된 나노와이어 구조물(220)을 기판(10)으로부터 격리한다. 도 12a는 등각도이다. 도 12b는 도 12a의 라인 J-J'을 따라 취한 단면도이다.
그 후에, 도 13a 및 도 13b에 도시된 바와 같이, 소스/드레인 층(120, 120'), 쉘로우 트렌치 아이솔레이션 층(60) 및 측벽 스페이서 층(110)의 측벽 상에 콘택 에칭 정지 층(CESL; contact etch stop layer)(125)이 형성되고, 그 다음 층간 유전체(ILD; interlayer dielectric) 층(130)이 소스/드레인 영역 위에 형성된다. 도 13a는 등각도이다. 도 13b는 도 13a의 라인 K-K'을 따라 취한 단면도이다.
일부 실시예에서 소스/드레인 영역 위의 CESL(125)은 약 1 nm 내지 약 15 nm의 두께를 갖는다. CESL(125)는 Si3N4, SiON, SiCN 또는 임의의 다른 적합한 재료를 포함할 수 있고, CVD, PVD, 또는 ALD에 의해 형성될 수 있다. ILD 층(130)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 ILD 층(130)에 사용될 수 있다. ILD 층(130)이 형성된 후에, 화학 기계적 연마(CMP)와 같은 평탄화 동작이 수행되며, 그리하여 희생 게이트 전극 층(90)의 상부 부분이 노출된다. CMP는 또한, 희생 게이트 전극 층(90)의 상부 표면을 커버하는 측벽 스페이서 층(110)의 일부 및 상부 절연 층(95)을 제거한다.
그 다음, 도 14a 및 도 14b에 도시된 바와 같이, 희생 게이트 구조물(85, 90)이 제거됨으로써, 게이트 공간(135)을 형성하며, 핀 구조물(15)의 채널 영역이 노출된다. 도 14a는 등각도이다. 도 14b는 도 14a의 라인 L-L'을 따라 취한 단면도이다. ILD 층(130)은 희생 게이트 구조물의 제거 동안 소스/드레인 층(120, 120')을 보호한다. 희생 게이트 전극 층(90)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(90)이 폴리실리콘이고 ILD 층(130)이 실리콘 산화물일 때, 희생 게이트 전극 층(90)을 선택적으로 제거하도록 수산화테트라메틸암모늄(TMAH) 용액과 같은 습식 에천트가 사용될 수 있다. 희생 게이트 유전체 층(85)은 적합한 플라즈마 건식 에칭 및/또는 습식 에칭 동작을 사용함으로써 제거된다.
도 15a 및 도 15b를 참조하면, 핀 구조물(15)의 채널 영역 내의 제1 반도체 층(30) 또는 제2 반도체 층(35)은, Z 방향을 따라 서로 실질적으로 평행하게 배열된 제1 반도체 층 또는 나노와이어(30)나 제2 반도체 층 또는 나노와이어(35)의 스택으로 구성된 적층된 나노와이어 구조물(220, 220')을 형성하도록 적합한 에칭 동작을 사용하여 제거된다. 도 15a는 등각도이다. 도 15b는 도 15a의 라인 M-M'을 따라 취한 단면도이다. 도 11a 및 도 11b를 참조하여 본 명세서에서 설명된 바와 같이, 제1 및 제2 반도체 층의 제거는 개별 동작으로 수행되며, 하나의 동작에서 제1 반도체 층(30)이 제거되고 또다른 동작에서 제2 반도체 층(35)이 제거된다.
제1 반도체 층(30) 및 제2 반도체 층(35)은 상이한 에칭 선택도를 갖는 상이한 재료로 제조된다. 따라서, 제1 반도체 층(30)에 대한 적합한 에천트는 제2 반도체 층(35)을 실질적으로 에칭하지 않는다. 예를 들어, 제1 반도체 층(30)이 Si이고 제2 반도체 층(35)이 Ge 또는 SiGe일 때, 제1 반도체 층(30)은 수산화암모늄(NH4OH), 수산화테트라메틸암모늄(TMAH), EDP(ethylenediamine pyrocatechol), 또는 수산화칼륨(KOH) 용액(이에 한정되는 것은 아님)과 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 반면에, 제1 반도체 층(30)이 SiGe 또는 Ge이고 제2 반도체 층(35)이 Si일 때, 제1 반도체 층(30)은 HF:HNO3 용액, HF:CH3COOH:HNO3, 또는 H2SO4 용액 및 HF:H2O2:CH3COOH(이에 한정되는 것은 아님)와 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 일부 실시예에서, 건식 에칭 기술과 습식 에칭 기술의 조합이 제1 및 제2 반도체 층(30, 35)을 제거하는데 사용된다.
채널 영역 내의 반도체 나노와이어(35)의 단면 형상은 직사각형으로서 도시되어 있지만, 임의의 다각형 형상(삼각형, 다이아몬드 등), 라운딩된 코너를 갖는 다각형 형상, 원형, 또는 타원형일 수 있다(수직으로 또는 수평으로).
제1 및 제2 반도체 층(30, 35)의 반도체 나노와이어가 형성된 후에, 도 16a 내지 도 16d에 도시된 바와 같이 채널 영역 나노와이어(30, 35)의 각각 주변에 게이트 유전체 층(155)이 형성된다. 도 16a는 등각도이다. 도 16b는 도 16a의 라인 N-N'을 따라 취한 단면도이다. 도 16c는 라인 O-O'을 따라 취한 단면도이다. 도 16d는 라인 P-P'을 따라 취한 단면도이다.
특정 실시예에서, 게이트 유전체 층(155)은 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이 k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이 k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(155)은 채널 층과 유전체 재료 사이에 형성된 계면 층을 포함한다.
게이트 유전체 층(155)은 CVD, ALD, 또는 임의의 적합한 방법에 의해 형성될 수 있다. 하나의 실시예에서, 게이트 유전체 층(155)은 각각의 채널 층 주변에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위하여 ALD와 같은 매우 컨포멀한 퇴적 프로세스를 사용하여 형성된다. 게이트 유전체 층(155)의 두께는 일부 실시예에서 약 1 nm 내지 약 6 nm 범위 내에 있다. 일부 실시예에서, 게이트 유전체 층(155)은 나노와이어 스택을 기판으로부터 격리하는 나노와이어 스택 절연 층으로서 기능한다.
게이트 유전체 층(155)이 형성된 후에, 일부 실시예에서 게이트 전극 층(170)이 게이트 공간(135) 내의 게이트 유전체 층(155) 위에 형성된다. 게이트 전극 층(170)은 각각의 나노와이어(30, 35) 주변을 둘러싸거나 감싸도록 게이트 유전체 층(155) 상에 형성된다.
게이트 전극 층(170)은 알루미늄, 구리, 티타늄, 탄탈럼, 텅스텐, 코발트, 몰리브덴, 탄탈럼 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다.
게이트 전극 층(170)은 CVD, ALD, 전해도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극 층(170)은 또한 일부 실시예에서 ILD 층(130)의 상부 표면 위에 퇴적되고, 그 다음 ILD 층(130) 위에 형성된 게이트 전극 층의 일부는, ILD 층(130)의 상부 표면이 드러날 때까지 예를 들어 CMP를 사용함으로써 평탄화된다.
본 개시의 일부 실시예에서, 하나 이상의 배리어 층 및/또는 일함수 조정 층(165)이 게이트 유전체 층(155)과 게이트 전극 층(170) 사이에 개재된다. 배리어 층은 일부 실시예에서 TiN 또는 TaN의 단층 또는 TiN과 TaN 둘 다의 다층과 같은 전도성 재료로 제조된다.
본 개시의 일부 실시예에서, 하나 이상의 일함수 조정 층(165)이 게이트 유전체 층(155) 또는 배리어 층과 게이트 전극 층(170) 사이에 개재된다. 일함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단층, 또는 이들 재료 중의 둘 이상의 다층과 같은 전도성 재료로 제조된다. n채널 FinFET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p채널 FinFET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이 일함수 조정 층으로서 사용된다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은, 게이트 전극 층(170)으로서 상이한 금속 층을 사용할 수 있는, n 채널 FET 및 p 채널 FET에 대하여 개별적으로 형성될 수 있다.
개시된 방법에 따라 형성된 GAA FET는, 캡 절연 층, 콘택/비아, 실리사이드 층, 상호접속 금속 층, 유전체 층, 패시베이션 층, 신호 라인을 갖는 금속화 층 등과 같은 다양한 특징부를 형성하도록 부가의 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 프로세스를 겪는 것으로 이해된다.
본 개시의 실시예는 도 17에 예시된 흐름도에 따라 반도체 디바이스를 제조하는 방법(300)이다. 방법은 반도체 기판 위에 복수의 핀 구조물을 형성하는 동작 S310을 포함한다. 복수의 핀 구조물은 반도체 기판의 제1 영역 위에 제1 방향으로 연장하고, 복수의 핀 구조물은 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열되며, 핀 구조물의 각각은 제1 방향 및 제2 방향에 실질적으로 수직인 제3 방향으로 배열된 제1 반도체 층과 제2 반도체 층의 교대 스택을 포함한다(예컨대, 도 4a 내지 도 4c 참조). 제1 반도체 층과 제2 반도체 층은 상이한 재료로 제조된다. 동작 S320에서 반도체 기판의 일부가 제거된다. 제거된 반도체 기판의 일부는, 제2 방향을 따라 반도체 기판의 제1 영역의 대향 측 상에 위치된 반도체 기판의 제2 영역 내이다(예컨대, 도 6a 내지 도 6c 참조). 일부 실시예에서, 핀 구조물 위에 포토레지스트 및/또는 BARC 층을 형성하고, 제거될 기판의 일부가 포토레지스트 및/또는 BARC 층에 의해 커버되지 않도록 포토레지스트 및/또는 BARC 층을 패터닝하고, 포토레지스트 및/또는 BARC 층에 의해 커버되지 않은 기판의 일부를 특정 깊이로 제거하도록 에칭 동작을 수행하고, 기판을 에칭한 후에 핀 구조물을 커버하는 남은 포토레지스트를 제거함으로써, 반도체 기판의 일부가 제거되며, 그에 의해 공통 메사 구조물 상에 복수의 핀 구조물을 형성한다. 동작 S330에서, 게이트 구조물이 형성될 영역에서 복수의 핀 구조물의 각각으로부터 제1 반도체 층 또는 제2 반도체 층이 제거된다(예컨대, 도 15a 및 도 15b 참조). 그 다음, 동작 S340에서 게이트 구조물이 제1 반도체 층 또는 제2 반도체 층 위에 형성된다. 게이트 구조물은 제1 반도체 층이나 제2 반도체 층 주변을 감싼다(예컨대, 도 16a 내지 도 16d 참조). 일부 실시예에서, 게이트 구조물은 반도체 디바이스의 채널 영역을 정의한다.
본 개시의 또 다른 실시예는 도 18에 예시된 흐름도에 따라 반도체 디바이스를 제조하는 방법(400)이다. 방법은, 반도체 기판 위에 복수의 교대하는 제1 반도체 층 및 제2 반도체 층을 형성하는 동작 S410을 포함한다(예컨대, 도 3a 및 도 3b 참조). 제1 반도체 층 및 제2 반도체 층은 상이한 재료로 제조된다. 동작 S420에서 복수의 교대하는 제1 반도체 층 및 제2 반도체 층으로부터 제1 복수의 핀 구조물이 형성된다. 복수의 핀은 제1 방향으로 연장하고 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열된다(예컨대, 도 4a 및 도 4b 참조). 다음으로, 동작 S430에서, 핀 구조물 위에 포토레지스트 및/또는 BARC 층을 형성하고, 나중에 제거될 기판의 일부가 포토레지스트 및/또는 BARC 층에 의해 커버되지 않도록 포토레지스트 및/또는 BARC 층을 패터닝하고, 포토레지스트 및/또는 BARC 층에 의해 커버되지 않은 기판의 일부를 특정 깊이로 제거하도록 에칭 동작을 수행하고, 기판을 에칭한 후에 핀 구조물을 커버하는 남은 포토레지스트를 제거함으로써, 메사 구조물이 반도체 기판으로부터 형성된다. 제1 복수의 핀 구조물이 메사 구조물 위에 배치된다(예컨대, 도 6a 및 도 6c 참조). 동작 S440에서, 복수의 핀 구조물 각각으로부터 제1 반도체 층 또는 제2 반도체 층이 제1 복수의 적층된 나노와이어 구조물을 형성하도록 제거된다. 게이트 구조물이 형성될 영역에서 제1 또는 제2 반도체 층이 제거된다. 각각의 적층된 나노와이어 구조물은 제1 및 제2 방향에 실질적으로 수직인 제3 방향으로 배열된 복수의 나노와이어를 포함한다(예컨대, 도 15a 및 도 15b 참조). 동작 S450에서, 제3 방향으로 기판에 가장 가까이 위치된 나노와이어 적층된 구조물에서의 나노와이어와 기판 사이에 나노와이어 스택 절연 층이 형성된다(예컨대, 도 16a 및 도 16b 참조).
도 19 내지 도 29는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 또다른 방법을 예시한다. 도 3a의 구조물로 시작하여, 상이한 재료로 제조된 제1 반도체 층(30) 및 제2 반도체 층(35)의 교대 스택이 기판(10) 위에 형성되며, 도 19에 도시된 바와 같이, 구조물은 복수의 핀 구조물(15)을 형성하도록 패터닝된다. 도 19는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나를 도시한 단면도이다.
하드 마스크 층(40)은 포토리소그래피 및 에칭을 포함한 패터닝 동작을 사용함으로써 마스크 패턴으로 패터닝된다. 그 다음, 제1 및 제2 반도체 층(30, 35)의 적층된 층 및 아래의 기판(10)이 패터닝된 마스크 층을 사용함으로써 패터닝되며, 그에 의해 적층된 층 및 기판의 일부가, 기판(10)의 제1 영역(205) 위에 X 방향을 따라 배열된 제1 복수의 핀 구조물(15) 및 기판(10)의 제2 영역(205') 위에 배열된 제2 복수의 핀 구조물(15)로 형성된다. 기판(10)의 제1 영역(205) 및 제2 영역(205')은 사이의 제3 영역(210)에 의해 이격되어 있다. 도 19에서, 2개의 핀 구조물(15)이 제1 복수의 핀 구조물 및 제2 복수의 핀 구조물에 포함된다. 하지만 각 복수의 핀 구조물에서의 핀 구조물의 개수는 2개에 한정되지 않고, 2개보다 더 많을 수 있다. 일부 실시예에서, 패터닝 동작에서 패턴 충실도(pattern fidelity)를 개선하기 위해 하나 이상의 더미 핀 구조물이 복수의 핀 구조물(15)의 양측 상에 형성된다.
X 방향을 따라 핀 구조물(15)의 폭, 높이 및 간격은 도 4b에 관련하여 본 명세서에서 개시된 범위 내에 있을 수 있다. 여기에서 앞서 설명된 바와 같이, 핀 구조물(15)은 임의의 적합한 방법에 의해 패터닝될 수 있다.
도 20은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다. 적합한 포토리소그래피 및 에칭 동작을 사용하여, X 방향을 따라 제1 및 제2 영역(205, 205')의 양측 상의 기판(10)의 일부가 제거되며, 그에 의해 메사 구조물(20, 20')을 형성한다. 일부 실시예에서, 메사 구조물(20, 20')은 핀 구조물(15) 위에 포토레지스트 및/또는 BARC 층을 형성하는 동작에 의해 형성된다. 제1 및 제2 영역(205, 205')의 양측 상의 기판의 일부가 노출되도록, 포토레지스트 및/또는 BARC 층이 패터닝된다. 노출된 제1 및 제2 영역(205, 205')은 그 후에 적합한 에칭 동작을 사용하여 에칭되고, 패터닝된 포토레지스트 및/또는 BARC 층은 포토레지스트 스트리핑 또는 산소 플라즈마 애싱과 같은 적합한 제거 동작을 사용하여 제거된다. 일부 실시예에서, 도 6b를 참조하여 설명된 바와 같이, 기판은, 기판(10)의 상부 표면으로부터 약 20 nm 내지 약 100 nm 범위 내의 깊이(H2)를 갖는, 기판의 제3 영역(210) 내의 리세스(215)를 형성하도록 에칭된다. 다른 실시예에서, 리세스의 깊이(H2)는 약 40 nm 내지 약 80 nm 범위이다. 도 20에 도시된 바와 같이, 제1 복수의 핀 구조물(15)이 기판의 영역(205) 위의 공통 메사 구조물(20) 상에 형성되고, 제2 복수의 핀 구조물(15)이 기판의 영역(205') 위의 공통 메사 구조물(20') 상에 형성된다. 일부 실시예에서 공통 메사 구조물(20, 20') 상의 인접한 핀 구조물(15) 사이에는 어떠한 리세스도 형성되지 않는다.
도 21에 도시된 바와 같이, 그 후에 하드 마스크 층(40), 핀 구조물(15) 및 기판(10) 위에 절연 라이너 층(55)이 형성된다. 도 21은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다. 일부 실시예에서 절연 라이너 층(55)은 하드 마스크 층(40), 핀 구조물(15) 및 기판(10)을 컨포멀하게 커버한다. 실시예에서, 절연 라이너 층(55)은 실리콘 질화물, 실리콘 질화물 기반의 재료(예컨대, SiON, SiCN, 또는 SiOCN), 또는 탄소 질화물과 같은 질화물로 제조된다. 절연 라이너 층(55)은 CVD, LPCVD, PECVD, PVD, ALD, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 절연 라이너 층(55)의 두께는 일부 실시예에서 약 1 nm 내지 약 20 nm 범위이다. 일부 실시예에서, 절연 라이너 층의 두께는 약 3 nm 내지 약 15 nm 범위이다. 일부 실시예에서, 절연 라이너 층(55)은 상이한 재료의 둘 이상의 층을 포함한다.
일부 실시예에서, 실리콘 산화물 라이너 층과 같은 추가적인 라이너 층(65)이 질화물 절연 라이너 층(55) 위에 형성된다. 추가적인 라이너 층(65)은 CVD, LPCVD, PECVD, PVD, ALD, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 추가적인 라이너 층(65)의 두께는 일부 실시예에서 약 1 nm 내지 약 20 nm 범위이다. 일부 실시예에서, 추가적인 라이너 층(65)의 두께는 약 3 nm 내지 약 15 nm 범위이다.
그 다음, 절연 재료의 하나 이상의 층을 포함하는 제1 절연 재료 층(60)이 기판(10) 위에 형성되며, 그리하여 핀 구조물은 절연 층에 완전히 매립된다. 제1 절연 재료 층(60)에 대한 절연 재료는, LPCVD, PECVD, 또는 유동가능 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소 도핑된 실리케이트 유리(FSG), 또는 로우 k(low-K) 유전체 재료를 포함할 수 있다. 절연 재료 층(60)의 형성 후에 어닐 동작이 수행될 수 있다. 그 다음, 절연 라이너 층(55)의 상부 표면이 제1 절연 재료 층(60)으로부터 노출되도록, 화학 기계적 연마(CMP) 방법 및/또는 에칭백 방법과 같은 평탄화 동작이 수행된다.
그 다음, 도 22에 도시된 바와 같이, 제1 절연 재료 층(60)의 상부 부분이 제거되며 메사(20, 20') 위의 핀 구조물(15) 및 절연 라이너 층(55)을 노출시킨다. 도 22는 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 단면도이다. 핀 구조물들(15) 사이로부터 절연 재료(60)의 일부를 제거하도록 적합한 에칭 동작이 사용된다. 리세스(215)를 채우는 제1 절연 재료 층(60)은 또한 아이솔레이션 절연 층 또는 쉘로우 트렌치 아이솔레이션(STI) 층으로도 불린다. 일부 실시예에서 공통 메사 구조물(20, 20') 상의 핀 구조물(15) 사이에 형성되는 쉘로우 트렌치 아이솔레이션 층(60)은 없다.
도 23은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 소스/드레인 영역에 따른 단면도이다. 도 23에 도시된 바와 같이, 핀 구조물(15)의 소스/드레인 영역 내의 제1 반도체 층(30) 또는 제2 반도체 층(35)은 적층된 나노와이어 구조물(220, 220')을 형성하도록 적합한 에칭 동작을 사용하여 제거된다. 제1 반도체 층(30) 또는 제2 반도체 층(35)의 제거의 결과, 각각 남은 제1 반도체 층(30) 또는 제2 반도체 층(35)으로부터 제1 나노와이어(30) 및 제2 나노와이어(35)가 형성된다. 제1 나노와이어(또는 제1 반도체 층(30)) 또는 제2 나노와이어(또는 제2 반도체 층)(35)는 Z 방향을 따라 서로 실질적으로 평행하게 배열된다.
제1 반도체 층(30) 및 제2 반도체 층(35)은 상이한 에칭 선택도를 갖는 상이한 재료로 제조된다. 따라서, 제1 반도체 층(30)에 대한 적합한 에천트는 제2 반도체 층(35)을 실질적으로 에칭하지 않는다. 예를 들어, 제1 반도체 층(30)이 Si이고 제2 반도체 층(35)이 Ge 또는 SiGe일 때, 제1 반도체 층(30)은 수산화암모늄(NH4OH), 수산화테트라메틸암모늄(TMAH), EDP(ethylenediamine pyrocatechol), 또는 수산화칼륨(KOH) 용액(이에 한정되는 것은 아님)과 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 반면에, 제1 반도체 층(30)이 SiGe 또는 Ge이고 제2 반도체 층(35)이 Si일 때, 제1 반도체 층(30)은 HF:HNO3 용액, HF:CH3COOH:HNO3, 또는 H2SO4 용액 및 HF:H2O2:CH3COOH(이에 한정되는 것은 아님)와 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 일부 실시예에서, 건식 에칭 기술과 습식 에칭 기술의 조합이 제1 반도체 층(30)을 제거하는데 사용된다. 일부 실시예에서, 측벽 스페이서 층(110)의 일부는 Z 방향을 따라 기판에 가장 가까운 나노와이어(30, 35) 아래에 남는다.
제1 또는 제2 반도체 층을 제거하기 전에, 일부 실시예에서, 도 9a 내지 도 11b를 참조하여 본 명세서에서 개시된 바와 같이, 희생 게이트 유전체 층을 형성하고, 희생 게이트 층을 형성하고, 상부 절연 층을 형성하고, 측벽 스페이서 층을 형성하는 동작들이 수행된다.
제1 반도체 층 제거 및 제2 반도체 층 제거는 일부 실시예에서 개별 동작으로 수행된다. 일부 실시예에서, 제1 핀 구조물(15)이 마스킹되고 마스킹되지 않은 제2 핀 구조물(15)로부터 제1 반도체 층(30)이 제거되어 제2 나노와이어 구조물(220')을 형성한다. 그 다음, 제1 핀 구조물(15)이 언마스킹되고, 제2 나노와이어 구조물(220')이 마스킹된다. 제2 반도체 층(35)은 그 후에 마스킹되지 않은 제1 핀 구조물(15)로부터 제거되며 제1 나노와이어 구조물(220)을 형성한다. 그 다음, 제2 나노와이어 구조물(220')이 언마스킹다. 따라서, 상이한 재료의 나노와이어를 갖는 나노와이어 구조물(220, 220')이 형성되고, nFET 및 pFET와 같은 상이한 디바이스가 동일 메사(20) 상에 형성될 수 있다.
소스/드레인 영역 내의 제1 반도체 층(30)을 제거한 후에, 소스/드레인 영역을 채널 영역으로부터 전기적으로 격리하도록, 제1 반도체 층(30)과 제2 반도체 층(35) 사이의 희생 게이트 유전체 층의 노출된 측을 따라 내부 스페이서 층(115)이 형성되고, 소스/드레인을 채널 영역으로부터 그리고 기판(10)으로부터 전기적으로 격리하도록 기판(10)과 제1 반도체 층(30) 및 제2 반도체 층(35) 사이에 나노와이어 스택 절연 층(117)이 형성된다. 일부 실시예에서, 나노와이어 스택 절연 층(117)은 기판에 가장 가까운 나노와이어(30, 35)와 기판(10) 사이의 공간을 실질적으로 채운다. 일부 실시예에서, 내부 스페이서 층(115)은 측벽 스페이서(110) 아래의 나노와이어(30, 35) 사이의 공간을 실질적으로 채운다(예를 들어, 도 16c 및 도 16d 참조). 일부 실시예에서, 내부 스페이서 층(115) 및 나노와이어 스택 절연 층(117)은 실리콘 산화물과 같은 산화물, 또는 Si3N4, SiON, 및 SiCN과 같은 질화물, 또는 로우 k 재료를 포함한 임의의 다른 적합한 유전체 재료를 포함하는 동일한 재료로 형성된다. 일부 실시예에서, 로우 k 재료는 다공성 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 및 불소 도핑된 실리콘 이산화물로 구성된 그룹으로부터 선택된다. 내부 스페이서 층(115) 및 나노와이어 스택 절연 층(117)은 ALD 또는 CVD, 또는 임의의 다른 적합한 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 나노와이어 스택 절연 층(117)은 퇴적 및 에칭 동작에 의해 형성된다. 일부 실시예에서, 나노와이어 스택 절연 층 재료는 모든 노출된 나노와이어 주변에 또는 제1 나노와이어(30)와 제2 나노와이어 사이의 공간 및 제1 나노와이어(30)와 제2 나노와이어(35) 사이의 공간에 형성되고, 그 다음 나노와이어 스택 절연 재료는 제1 나노와이어(30)와 제2 나노와이어(35) 사이로부터 그리고 기판에 가장 가까운 나노와이어(30, 35)와 기판(10) 사이를 제외한 모든 나노와이어 주변으로부터 제거된다.
그 후에, 소스/드레인 에피텍셜 층(120, 120')이 형성된다. 소스/드레인 에피텍셜 층(120, 120')은 n 채널 FET의 경우 Si, SiP, SiC 및 SiCP 또는 p 채널 FET의 경우 Si, SiGe, Ge의 하나 이상의 층을 포함한다. p 채널 FET의 경우, 붕소(B)가 또한 소스/드레인에 포함될 수 있다. 소스/드레인 에피텍셜 층(120)은 CVD, ALD, 또는 분자 빔 에피텍시(MBE; molecular beam epitaxy)를 사용한 에피텍셜 성장 방법에 의해 형성된다. 소스/드레인 에피텍셜 층(120, 120')은 제1 반도체 층(30) 및 제2 반도체 층(35) 상에 성장한다. 일부 실시예에서, 소스/드레인 에피텍셜 층(120, 120')은 제1 및 제2 반도체 층(나노와이어)(30, 35)의 노출된 부분 주변을 감싼다. 일부 실시예에서, 인접한 핀 구조물들 상의 성장된 소스/드레인 에피텍셜 층(120, 120')은 서로 합쳐진다. 일부 실시예에서, 소스/드레인 에피텍셜 층(120)은 단면에 있어서 다이아몬드 형상, 육각형 형상, 다른 다각형 형상, 또는 반원 형상을 갖는다.
도 24는 본 개시의 또다른 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 소스/드레인 영역에 따른 단면도이다. 본 개시는 공통 메사(20, 20') 상에 2개의 상이한 타입의 나노와이어 구조물(220, 220')(제1 나노와이어(30) 및 제2 나노와이어(35)) 및 2개의 상이한 소스/드레인 층(120, 120')(n 타입 또는 p 타입)을 형성하는 것에 한정되지 않는다. 본 개시는 도 24에 도시된 바와 같이 공통 메사(20, 20') 상에 동일 타입의 나노와이어 구조물(제1 나노와이어(30)만 또는 제2 나노와이어(35)만) 및 동일 타입의 소스/드레인 층(120, 120')(n 타입만 또는 p 타입만)을 형성하는 것을 포함한다. 본 개시의 실시예는, 단일 메사 상에 복수의 nFET을, 단일 메사 상에 복수의 pFET을 형성하거나, 또는 단일 메사 상에 nFET과 pFET의 조합을 형성하는 것을 포함한다.
도 25는 본 개시의 또다른 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 소스/드레인 영역에 따른 단면도이다. 일부 실시예에서, 도 25에 도시된 바와 같이, 인접한 나노와이어 구조물들(220, 220') 상의 소스/드레인 층(120, 120')은 에피텍셜 성장 동작 동안 합쳐진다.
그 후에, 도 26에 도시된 바와 같이, 소스/드레인 층(120, 120'), 쉘로우 트렌치 아이솔레이션 층(60) 및 측벽 스페이서 층(110)의 측벽 상에 콘택 에칭 정지 층(CESL)(125)이 형성되고, 그 다음 층간 유전체(ILD) 층(130)이 소스/드레인 영역 위에 형성된다. 도 26은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의 소스/드레인 영역에 따른 단면도이다.
일부 실시예에서 소스/드레인 영역을 덮는 CESL(125)은 약 1 nm 내지 약 15 nm의 두께를 갖는다. CESL(125)는 Si3N4, SiON, SiCN 또는 임의의 다른 적합한 재료를 포함할 수 있고, CVD, PVD, 또는 ALD에 의해 형성될 수 있다. ILD 층(130)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 ILD 층(130)에 사용될 수 있다. ILD 층(130)이 형성된 후에, 화학 기계적 연마(CMP)와 같은 평탄화 동작이 수행된다.
핀 구조물(15)의 채널 영역이 노출되고, 그에 의해 도 27에 도시된 바와 같이 게이트 공간(135)을 형성한다. 도 27은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의, 채널 영역에 따른 단면도이다. 도 14a 및 도 14b를 참조하여 본 명세서에서 설명된 바와 같이, 채널 영역을 노출하기 전에, 희생 게이트 구조물이 제거된다. 핀 구조물(15)의 채널 영역 내의 제1 반도체 층(30) 또는 제2 반도체 층(35)은, Z 방향을 따라 서로 실질적으로 평행하게 배열된 제1 반도체 층 또는 나노와이어(30)나 제2 반도체 층 또는 나노와이어(35)의 스택으로 구성된 적층된 나노와이어 구조물(220, 220')을 형성하도록 적합한 에칭 동작을 사용하여 제거된다. 일부 실시예에서, 제1 반도체 층(30) 및 제2 반도체 층(35)의 제거는 도 23을 참조하여 본 명세서에서 설명된 바와 같이 개별 동작으로 수행된다.
제1 반도체 층(30) 및 제2 반도체 층(35)은 상이한 에칭 선택도를 갖는 상이한 재료로 제조된다. 따라서, 제1 반도체 층(30)에 대한 적합한 에천트는 제2 반도체 층(35)을 실질적으로 에칭하지 않는다. 예를 들어, 제1 반도체 층(30)이 Si이고 제2 반도체 층(35)이 Ge 또는 SiGe일 때, 제1 반도체 층(30)은 수산화암모늄(NH4OH), 수산화테트라메틸암모늄(TMAH), EDP(ethylenediamine pyrocatechol), 또는 수산화칼륨(KOH) 용액(이에 한정되는 것은 아님)과 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 반면에, 제1 반도체 층(30)이 SiGe 또는 Ge이고 제2 반도체 층(35)이 Si일 때, 제1 반도체 층(30)은 HF:HNO3 용액, HF:CH3COOH:HNO3, 또는 H2SO4 용액 및 HF:H2O2:CH3COOH(이에 한정되는 것은 아님)와 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 일부 실시예에서, 건식 에칭 기술과 습식 에칭 기술의 조합이 제1 및 제2 반도체 층(30, 35)을 제거하는데 사용된다.
채널 영역 내의 반도체 나노와이어(35)의 단면 형상은 직사각형으로서 도시되어 있지만, 임의의 다각형 형상(삼각형, 다이아몬드 등), 라운딩된 코너를 갖는 다각형 형상, 원형, 또는 타원형(수직으로 또는 수평으로)일 수 있다.
제1 및 제2 반도체 층(30, 35)의 반도체 나노와이어가 형성된 후에, 도 28에 도시된 바와 같이, 채널 영역 나노와이어(30, 35)의 각각 주변에, 아이솔레이션 절연 층(60) 위에, 그리고 기판(10)과 Z 방향에서 기판에 가장 가까운 나노와이어(30, 35) 사이에, 게이트 유전체 층(155)이 형성된다. 도 28은 본 개시의 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의, 채널 영역에 따른 단면도이다.
특정 실시예에서, 게이트 유전체 층(155)은 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이 k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이 k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(155)은 채널 층과 유전체 재료 사이에 형성된 계면 층을 포함한다.
게이트 유전체 층(155)은 CVD, ALD, 또는 임의의 적합한 방법에 의해 형성될 수 있다. 하나의 실시예에서, 게이트 유전체 층(155)은 각각의 채널 층 주변에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위하여 ALD와 같은 매우 컨포멀한 퇴적 프로세스를 사용하여 형성된다. 게이트 유전체 층(155)의 두께는 일부 실시예에서 약 1 nm 내지 약 6 nm 범위 내에 있다. 일부 실시예에서, 게이트 유전체 층(155)은 기판으로부터 나노와이어 스택을 격리하는 나노와이어 스택 절연 층으로서 또는 내부 스페이서 층(115)으로서 기능한다.
게이트 유전체 층(155)이 형성된 후에, 일부 실시예에서 게이트 전극 층(170)이 게이트 공간(135) 내의 게이트 유전체 층(155) 위에 형성된다. 게이트 전극 층(170)은 각각의 나노와이어(30, 35)를 둘러싸도록 게이트 유전체 층(155) 상에 형성된다.
게이트 전극 층(170)은 알루미늄, 구리, 티타늄, 탄탈럼, 텅스텐, 코발트, 몰리브덴, 탄탈럼 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다.
게이트 전극 층(170)은 CVD, ALD, 전해도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극 층(170)은 또한, 일부 실시예에서 ILD 층(130)의 상부 표면 위에 퇴적되고, 그 다음 ILD 층(130)의 상부 표면이 드러날 때까지 ILD 층(130) 위에 형성된 게이트 전극 층의 일부가 예를 들어 CMP를 사용함으로써 평탄화된다.
본 개시의 일부 실시예에서, 하나 이상의 배리어 층 및/또는 일함수 조정 층(165)이 게이트 유전체 층(155)과 게이트 전극 층(170) 사이에 개재된다. 배리어 층은 일부 실시예에서 TiN 또는 TaN의 단층 또는 TiN과 TaN 둘 다의 다층과 같은 전도성 재료로 제조된다.
본 개시의 일부 실시예에서, 하나 이상의 일함수 조정 층(165)이 게이트 유전체 층(115) 또는 배리어 층과 게이트 전극 층(170) 사이에 개재된다. 일함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단층, 또는 이들 재료 중의 둘 이상의 다층과 같은 전도성 재료로 제조된다. n채널 FinFET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p채널 FinFET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상의 일함수 조정 층으로서 사용된다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은, 게이트 전극 층(170)으로서 상이한 금속 층을 사용할 수 있는, n 채널 FET 및 p 채널 FET에 대하여 개별적으로 형성될 수 있다.
일부 실시예에서, 기판(10)의 제1 및 제2 영역 위에 형성된 반도체 디바이스는 상보형 금속 산화물 반도체 전계 효과 트랜지스터(CMOSFET)이다. CMOSFET은 동일 메사 구조물(20, 20') 상에 형성된 pFET 및 nFET을 구비하며, 나노와이어 스택 중의 하나가 pFET이고 공통 메사 구조물(20, 20') 상의 다른 나노와이어 스택이 nFET이다. 인접한 메사 구조물들(20, 20') 상의 CMOSFET이 아이솔레이션 절연 층 또는 쉘로우 트렌치 아이솔레이션(60)에 의해 분리되는 반면에, 공통 메사 상의 pFET 및 nFET 핀 구조물(15)은 아이솔레이션 절연 층 또는 쉘로우 트렌치 아이솔레이션(60)에 의해 분리되지 않는다.
일부 실시예에서, 개별 핀 구조물(15')은, 쉘로우 트렌치 아이솔레이션(60)(예컨대, 도 1 참조)에 의해 메사 구조물(20, 20')로부터 분리되는 메사 구조물(20, 20') 외부에 형성된다. 일부 실시예에서, 개별 핀 구조물(15')은 쉘로우 트렌치 아이솔레이션 형성 프로세스에 의해 유도된 응력을 감소시키도록 메사 구조물(20, 20') 밖에 형성된 더미 핀 구조물이다.
도 29는 본 개시의 또다른 실시예에 따라 GAA FET 반도체 디바이스를 제조하는 다양한 단계들 중의 하나의, 채널 영역에 따른 단면도이다. 본 개시는 공통 메사(20, 20') 상에 2개의 상이한 타입의 나노와이어 구조물(220, 220')(제1 나노와이어(30) 및 제2 나노와이어(35))을 형성하는 것에 한정되지 않는다. 본 개시는 도 29에 도시된 바와 같이 공통 메사(20, 20') 상에 동일 타입의 나노와이어 구조물(제1 나노와이어(30)만 또는 제2 나노와이어(35)만)을 형성하는 것을 포함한다. 본 개시의 실시예는, 단일 메사 상에 복수의 nFET을, 단일 메사 상에 복수의 pFET을 형성하거나, 또는 단일 메사 상에 nFET과 pFET의 조합을 형성하는 것을 포함한다. 각각의 메사 상에 2개의 적층된 나노와이어 구조물이 도시되어 있지만, 일부 실시예에서, 3개, 4개, 5개 또는 그 이상의 적층된 나노와이어 구조물이 각각의 메사 상에 형성된다. 일부 실시예에서, 최대 10개의 적층된 나노와이어 구조물이 각각의 메사 상에 형성된다.
개시된 방법에 따라 형성된 GAA FET는, 캡 절연 층, 콘택/비아, 실리사이드 층, 상호접속 금속 층, 유전체 층, 패시베이션 층, 신호 라인을 갖는 금속화 층 등과 같은 다양한 특징부를 형성하도록 부가의 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 프로세스를 겪는 것으로 이해된다.
본 개시의 실시예는 도 30에 예시된 흐름도에 따라 반도체 디바이스를 제조하는 방법(500)이다. 방법은, 반도체 기판 상에 복수의 교대하는 제1 반도체 층 및 제2 반도체 층을 형성하는 동작 S510을 포함한다(예컨대, 도 3a 및 도 3b 참조). 제1 반도체 층 및 제2 반도체 층은 상이한 재료로 제조된다. 동작 S520에서, 복수의 교대하는 제1 반도체 층 및 제2 반도체 층으로부터 제1 복수의 핀 구조물이 형성되고, 동작 S530에서, 복수의 교대하는 제1 반도체 층 및 제2 반도체 층으로부터 제2 복수의 핀 구조물이 형성된다. 제1 및 제2 복수의 핀 구조물은 각각 반도체 기판의 제1 및 제2 영역 위에 제1 방향으로 연장한다. 제1 및 제2 복수의 핀 구조물은 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열된다(예컨대, 도 19 참조). 동작 S540에서 반도체 기판에 리세스가 형성된다. 리세스는 반도체 기판의 제1 및 제2 영역 사이의 제3 영역에 형성된다(예컨대, 도 20 참조). 일부 실시예에서, 리세스를 형성하는 것은 다음을 포함한다: 제1 복수의 핀 구조물 및 제2 복수의 핀 구조물 위에 포토레지스트 및/또는 BARC 층을 형성하고, 반도체 기판의 제1 및 제2 영역 사이의 제3 영역 내의 기판의 일부를 노출시키도록 적합한 포토리소그래피 동작을 사용하여 포토레지스트 및/또는 BARC 층을 패터닝하고, 반도체 기판의 제3 영역을 소정 깊이로 에칭하고, 그 후에 적합한 포토레지스트 제거 동작을 사용하여 남은 포토레지스트 및/또는 BARC 층을 제거한다. 동작 S550에서 리세스는 절연 재료로 채워진다(예컨대, 도 21 및 도 22 참조). 그 다음, 동작 S560에서, 제1 반도체 층 또는 제2 반도체 층은 제1 및 제2 복수의 핀 구조물 각각으로부터 제거되며, 그에 의해 각각 복수의 제1 적층된 나노와이어 구조물 및 복수의 제2 적층된 나노와이어 구조물을 형성한다. 그 후에, 동작 S570에서 각각, 제1 복수의 적층된 나노와이어 구조물 및 제2 복수의 적층된 나노와이어 구조물의 각각의 나노와이어 구조물의 기판에 가장 가까운 나노와이어와 기판 사이에 나노와이어 스택 절연 층이 형성된다.
일부 실시예에서, 제1 및 제2 복수의 핀 구조물 각각으로부터 제1 반도체 층 또는 제2 반도체 층을 제거하는 것은 도 31에 도시된 동작에서 서술된 바와 같이 수행된다. 도 31은 핀 구조물로부터 제1 또는 제2 반도체 층을 제거하는 방법(600)을 예시한 흐름도이다. 동작 S610에서, 복수의 제1 적층된 나노와이어 구조물 중의 하나가 마스킹된다. 그 다음, 동작 S620에서, 제1 반도체 층은, 마스킹되지 않은, 복수의 제1 적층된 나노와이어 구조물 중의 또다른 하나로부터 제거된다. 동작 S630에서 복수의 제1 적층된 나노와이어 구조물 중의 하나는 언마스킹되고, 동작 S640에서 복수의 제1 적층된 나노와이어 구조물 중의 또다른 하나는 마스킹된다. 동작 S650에서, 복수의 제1 적층된 나노와이어 구조물 중의 하나로부터 제2 반도체 층이 제거된다. 그 다음, 동작 S660에서, 복수의 제1 적층된 나노와이어 구조물 중의 또다른 하나는 언마스킹된다.
본 개시의 실시예는, 개별 적층된 나노와이어 구조물들 사이가 아니라, 복수의 적층된 나노와이어 구조물을 갖는 메사 구조물들 사이에 쉘로우 트렌치 아이솔레이션(STI) 층을 포함한다. 개별 적층된 나노와이어 구조물들 사이의 쉘로우 트렌치 아이솔레이션 층을 없앰으로써, 본 개시의 실시예는 높은 종횡비(>9) 및 증가된 디바이스 밀도를 제공한다. 본 개시는 감소된 적층된 나노와이어 구조물 높이 및 피치 그리고 감소된 STI 깊이를 갖는 반도체 디바이스를 제공한다. 본 개시에 따른 반도체 디바이스를 형성하는 데에는 감소된 양의 에칭이 요구된다. 본 개시의 실시예는 개선된 전하 수송 및 단채널 제어를 가짐으로써, 개선된 디바이스 성능을 제공한다. 개시된 방법은 반도체 디바이스 제조 프로세스 흐름으로 효율적으로 통합될 수 있다.
본 개시의 실시예는, 반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들을 포함하는 반도체 디바이스이다. 상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 상기 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어들을 포함한다. 상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물의 상기 기판에 가장 가까운 나노와이어와 상기 기판 사이에 나노와이어 스택 절연 층이 있다. 적어도 하나의 제2 적층된 나노와이어 구조물이 상기 반도체 기판의 제2 영역 위에 배치되고, 상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이에 쉘로우 트렌치 아이솔레이션 층이 있다. 실시예에서, 상기 제1 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들 사이에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는다. 실시예에서, 상기 제1 복수의 적층된 나노와이어 구조물들은 공통 메사(mesa) 구조물 위에 배치된다. 실시예에서, 상기 반도체 디바이스는 각각의 나노와이어 구조물 위에 배치된 채널 영역을 정의하는 게이트 구조물을 포함하고, 상기 게이트 구조물은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 연장한다. 실시예에서, 상기 게이트 구조물은 상기 나노와이어들의 각각을 감싼다. 실시예에서, 상기 반도체 디바이스는 상기 게이트 구조물의 대향 측 상에 배치된 소스/드레인을 포함한다. 실시예에서, 상기 나노와이어 스택 절연 층은, 상기 소스/드레인 영역과 상기 기판 사이에 배치된, 실리콘 질화물, 실리콘 탄소 질화물, 또는 로우 k 재료로 제조된 제1 나노와이어 스택 절연 층을 포함한다. 실시예에서, 상기 로우 k 재료는 다공성 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 및 불소 도핑된 실리콘 이산화물로 구성된 그룹으로부터 선택된다. 실시예에서, 상기 나노와이어 스택 절연 층은, 상기 기판에 가장 가까운 나노와이어와 상기 기판 사이에 배치된, 실리콘 산화물 또는 하이 k 재료로 제조된, 상기 채널 영역 내의 제2 나노와이어 스택 절연 층을 포함한다.
본 개시의 또다른 실시예는, 반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들을 포함하는 반도체 디바이스이다. 상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 상기 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어들을 포함한다. 상기 반도체 기판의 제2 영역 위에 적어도 하나의 제2 적층된 나노와이어 구조물이 배치된다. 상기 적어도 하나의 제2 적층된 나노와이어 구조물의 각각의 나노와이어 구조물은 상기 제2 방향으로 배열된 복수의 나노와이어들을 포함한다. 상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이에 쉘로우 트렌치 아이솔레이션 층이 있다. 상기 제1 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들의 레벨 사이와 그 아래에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는다. 실시예에서, 상기 반도체 기판의 제2 영역 위에 배치된 적어도 하나의 제2 적층된 나노와이어 구조물은 제2 복수의 적층된 나노와이어 구조물들을 포함한다. 실시예에서, 상기 제2 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들의 레벨 사이와 그 아래에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는다. 실시예에서, 각각의 적층된 나노와이어 구조물에서의 나노와이어들은 서로 실질절으로 평행하게 배열된다. 실시예에서, 상기 제1 복수의 적층된 나노와이어 구조물들은 공통 메사 구조물 위에 배치된다. 실시예에서, 상기 반도체 디바이스는 각각의 나노와이어 구조물 위에 배치된 게이트 구조물을 포함하고, 상기 게이트 구조물은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 연장한다. 실시예에서, 상기 게이트 구조물은 상기 나노와이어들의 각각을 감싼다.
본 개시의 또다른 실시예는, 반도체 기판 상의 제1 메사 구조물 위에 배치된 제1 상보형 금속 산화물 전계 효과 트랜지스터(CMOSFET; complementary metal oxide field effect transistor)를 포함하는 반도체 디바이스이다. 상기 제1 COMSFET는 제1 적층된 나노와이어 구조물 및 제2 적층된 나노와이어 구조물을 포함한다. 상기 반도체 기판 상의 제2 메사 구조물 위에 제2 CMOSFET이 배치된다. 상기 제2 CMOSFET은 제3 적층된 나노와이어 구조물 및 제4 적층된 나노와이어 구조물을 포함한다. 상기 제1 메사 구조물과 상기 제2 메사 구조물 사이에 쉘로우 트렌치 아이솔레이션 층이 배치된다. 상기 제1 적층된 나노와이어 구조물과 상기 제2 적층된 나노와이어 구조물 사이에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않고, 상기 제3 적층된 나노와이어 구조물과 상기 제4 적층된 나노와이어 구조물 사이에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는다. 실시예에서, 상기 반도체 디바이스는, 상기 제1 적층된 나노와이어 구조물의 상기 제1 메사에 가장 가까운 나노와이어와 상기 제1 메사 사이의 제1 나노와이어 스택 절연 층, 및 상기 제3 적층된 나노와이어 구조물의 상기 제2 메사에 가장 가까운 나노와이어와 상기 제2 메사 사이의 제2 나노와이어 스택 절연 층을 포함한다. 실시예에서, 각각의 나노와이어 구조물 위에 게이트 구조물이 배치된다. 실시예에서, 상기 게이트 구조물은 상기 나노와이어들의 각각을 감싼다.
본 개시의 또다른 실시예는, 반도체 기판의 제1 영역 위에 제1 방향으로 연장하는 복수의 핀 구조물들을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다. 상기 복수의 핀 구조물들은 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열되고, 상기 핀 구조물들의 각각은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 배열된 제1 반도체 층들과 제2 반도체 층들의 교대 스택을 포함한다. 상기 제1 반도체 층들과 상기 제2 반도체 층들은 상이한 재료로 제조된다. 상기 제2 방향을 따라 상기 반도체 기판의 제1 영역의 대향 측 상에 위치된 상기 반도체 기판의 제2 영역 내의 상기 반도체 기판의 일부가 제거되며, 그에 의해 상기 제1 영역에 메사 구조물을 형성한다. 나노와이어 구조물을 형성하도록 게이트 구조물이 형성될 영역에서 상기 복수의 핀 구조물들의 각각으로부터 상기 제1 반도체 층들 또는 상기 제2 반도체 층들이 제거된다. 상기 제1 반도체 층들 또는 상기 제2 반도체 층들을 제거한 후에 남은 제1 반도체 층들 또는 남은 제2 반도체 층들 위에 상기 제2 방향으로 연장하는 게이트 구조물이 형성된다. 상기 게이트 구조물은 상기 남은 제1 반도체 층들 및 상기 남은 제2 반도체 층들을 감싼다. 실시예에서, 상기 반도체 기판의 제2 영역은, 상기 제1 영역을 마스킹하고 상기 제2 영역을 에칭함으로써 제거된다. 실시예에서, 인접한 나노와이어 구조물들 사이의 상기 기판의 제1 영역에는 리세스가 형성되지 않는다. 실시예에서, 상기 방법은 상기 기판과 상기 복수의 나노와이어 구조물들의 각각 사이에 절연 층을 형성하는 단계를 포함한다. 실시예에서, 상기 방법은 상기 게이트 구조물의 대향 측 상에 소스/드레인을 형성하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 소스/드레인이 형성될 영역에서 상기 기판과 상기 복수의 나노와이어 구조물들의 각각 사이에 나노와이어 구조물 절연 층을 형성하는 단계를 포함한다. 실시예에서, 상기 소스/드레인을 형성하는 단계는, 상기 게이트 구조물의 대향 측 상의 상기 나노와이어들 위에 에피텍셜 반도체 층들을 형성하는 단계를 포함한다. 실시예에서, 상기 게이트 구조물을 형성하는 단계는, 상기 반도체 기판 위에 게이트 유전체 층을 형성하는 단계 및 상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계를 포함한다.
본 개시의 또다른 실시예는, 반도체 기판 위에 복수의 교대하는 제1 반도체 층들 및 제2 반도체 층들을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다. 상기 제1 반도체 층들과 상기 제2 반도체 층들은 상이한 재료로 제조된다. 상기 복수의 교대하는 제1 반도체 층들 및 제2 반도체 층들로부터 제1 방향으로 연장하는 제1 복수의 핀 구조물들이 형성된다. 상기 제1 복수의 핀 구조물들은 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열된다. 상기 제1 복수의 핀 구조물들이 형성되는 상기 반도체 기판의 제1 부분 위에 마스킹 층이 형성된다. 상기 반도체 기판의 마스킹되지 않은 부분은 제1 메사 구조물을 형성하도록 에칭된다. 상기 제1 복수의 핀 구조물들은 상기 메사 구조물 위에 배치된다. 제1 복수의 적층된 나노와이어 구조물들을 형성하도록 게이트 구조물이 형성될 영역에서 상기 복수의 핀 구조물들의 각각으로부터 상기 제1 반도체 층 또는 상기 제2 반도체 층이 제거된다. 각각의 적층된 나노와이어 구조물은 상기 제1 및 제2 방향에 실질적으로 수직인 제3 방향으로 배열된 복수의 나노와이어들을 포함한다. 상기 제3 방향으로 상기 기판에 가장 가까이 위치된 상기 나노와이어 적층된 구조물들에서의 나노와이어와 상기 기판 사이에 나노와이어 스택 절연 층이 형성된다. 실시예에서, 상기 나노와이어 스택 절연 층은 상기 복수의 핀 구조물들의 각각으로부터 상기 제1 반도체 층 또는 상기 제2 반도체 층을 제거한 후에 형성된다. 실시예에서, 상기 나노와이어 스택 절연 층은 상기 복수의 교대하는 제1 반도체 층들 및 제2 반도체 층들을 형성하기 전에 상기 반도체 기판 위에 형성된다. 실시예에서, 인접한 핀 구조물들 사이의 상기 기판의 일부에는 쉘로우 트렌치 아이솔레이션 층이 형성되지 않는다. 실시예에서, 상기 방법은 상기 복수의 교대하는 제1 반도체 층들 및 제2 반도체 층들로부터 제1 방향으로 연장하는 적어도 하나의 제2 핀 구조물을 형성하는 단계를 포함하고, 상기 제1 복수의 핀 구조물들과 상기 적어도 하나의 제2 핀 구조물 사이의 상기 반도체 기판에 쉘로우 트렌치 아이솔레이션 층이 형성된다. 실시예에서, 상기 적어도 하나의 제2 핀 구조물은 상기 제2 방향을 따라 배열된 복수의 핀 구조물들을 포함한다. 실시예에서, 상기 방법은 상기 기판으로부터 제2 메사 구조물을 형성하는 단계를 포함하고, 상기 제2 핀 구조물은 상기 제2 메사 구조물 위에 배치된다. 실시예에서, 인접한 제2 핀 구조물들 사이에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는다.
본 개시의 또다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 반도체 기판 상에 복수의 교대하는 제1 반도체 층들 및 제2 반도체 층들을 형성하는 단계를 포함한다. 상기 제1 반도체 층들과 상기 제2 반도체 층들은 상이한 재료로 제조된다. 상기 반도체 기판의 제1 영역 위에 제1 방향으로 연장하는 제1 복수의 핀 구조물들이 상기 복수의 교대하는 제1 반도체 층들 및 제2 반도체 층들로부터 형성된다. 상기 반도체 기판의 제2 영역 위에 제1 방향으로 연장하는 제2 복수의 핀 구조물들이 상기 복수의 교대하는 제1 반도체 층들 및 제2 반도체 층들로부터 형성된다. 상기 제1 및 제2 복수의 핀 구조물들은 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열된다. 상기 제1 영역은 상기 제2 영역으로부터 이격된다. 상기 제1 영역 및 상기 제2 영역은 마스킹된다. 상기 제2 방향을 따라 상기 제1 영역과 상기 제2 영역 사이의 상기 반도체 기판의 제3 영역에 제1 리세스가 형성된다. 상기 제3 영역으로부터 상기 제1 복수의 핀 구조물들의 대향 측 상에 상기 제1 영역에 인접한 상기 반도체 기판에 제2 리세스가 형성된다. 상기 제3 영역으로부터 상기 제2 복수의 핀 구조물들의 대향 측 상에 상기 제2 영역에 인접한 상기 반도체 기판에 제3 리세스가 형성된다. 상기 제1 리세스, 제2 리세스 및 제3 리세스는 절연 재료로 채워진다. 상기 제1 반도체 층 또는 상기 제2 반도체 층은 상기 제1 및 제2 복수의 핀 구조물들의 각각으로부터 제거되며, 그에 의해 각각 복수의 제1 적층된 나노와이어 구조물들 및 복수의 제2 적층된 나노와이어 구조물들을 형성한다. 상기 제1 복수의 적층된 나노와이어 구조물들 및 제2 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물의 상기 기판에 가장 가까운 나노와이어와 상기 기판 사이에 나노와이어 스택 절연 층이 형성된다. 실시예에서, 상기 복수의 제1 적층된 나노와이어 구조물들 및 상기 복수의 제2 적층된 나노와이어 구조물들 위에 게이트 전극 구조물들이 형성되고, 상기 게이트 전극 구조물들의 대향 측 상에 소스/드레인이 형성된다. 실시예에서, 상기 복수의 제1 나노와이어 구조물들 중의 하나는 상기 제1 반도체 층 주변에 감싸진 상기 게이트 전극 구조물을 포함하고, 상기 복수의 제1 나노와이어 구조물들 중의 또다른 하나는 상기 제2 반도체 층 주변에 감싸진 상기 게이트 전극 구조물을 포함한다. 실시예에서, 상기 제1 및 제2 복수의 핀 구조물들의 각각으로부터 상기 제1 반도체 층 또는 상기 제2 반도체 층을 제거하는 단계는, 상기 복수의 제1 적층된 나노와이어 구조물들의 하나를 마스킹하는 단계, 마스킹되지 않은 상기 복수의 제1 적층된 나노와이어 구조물들 중의 또다른 하나로부터 상기 제1 반도체 층들을 제거하는 단계, 상기 복수의 제1 적층된 나노와이어 구조물들 중의 상기 하나를 언마스킹(unmasking)하는 단계, 상기 복수의 제1 적층된 나노와이어 구조물들 중의 상기 또다른 하나를 마스킹하는 단계, 상기 복수의 제1 적층된 나노와이어 구조물들 중의 상기 하나로부터 상기 제2 반도체 층들을 제거하는 단계, 및 상기 복수의 제1 적층된 나노와이어 구조물들 중의 상기 또다른 하나를 언마스킹하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예 또는 예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예 또는 예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
모든 이점들이 반드시 여기에 설명된 것은 아니고 어떠한 특정 이점도 모든 실시예 또는 예에 요구되는 것이 아니며 다른 실시예 또는 예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다.
실시예
실시예 1. 반도체 디바이스에 있어서,
반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들로서, 상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 상기 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어들을 포함하는 것인, 상기 제1 복수의 적층된 나노와이어 구조물들;
상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물의 상기 기판에 가장 가까운 나노와이어와 상기 기판 사이의 나노와이어 스택 절연 층;
상기 반도체 기판의 제2 영역 위에 배치된 적어도 하나의 제2 적층된 나노와이어 구조물; 및
상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 쉘로우 트렌치 아이솔레이션 층을 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제1 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들 사이에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 제1 복수의 적층된 나노와이어 구조물들은 공통 메사(mesa) 구조물 위에 배치되는 것인 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 각각의 나노와이어 구조물 위에 배치된 채널 영역을 정의하는 게이트 구조물을 더 포함하고, 상기 게이트 구조물은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 연장하는 것인 반도체 디바이스.
실시예 5. 실시예 4에 있어서, 상기 게이트 구조물은 상기 나노와이어들의 각각을 감싸는 것인 반도체 디바이스.
실시예 6. 실시예 4에 있어서, 상기 게이트 구조물의 대향 측 상에 배치된 소스/드레인을 더 포함하는 반도체 디바이스.
실시예 7. 실시예 6에 있어서, 상기 나노와이어 스택 절연 층은, 상기 소스/드레인 영역과 상기 기판 사이에 배치된, 실리콘 질화물, 실리콘 탄소 질화물, 또는 로우 k 재료로 제조된 제1 나노와이어 스택 절연 층을 포함하는 것인 반도체 디바이스.
실시예 8. 실시예 7에 있어서, 상기 로우 k 재료는 다공성 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 및 불소 도핑된 실리콘 이산화물로 구성된 그룹으로부터 선택되는 것인 반도체 디바이스.
실시예 9. 실시예 7에 있어서, 상기 나노와이어 스택 절연 층은, 상기 기판에 가장 가까운 나노와이어와 상기 기판 사이에 배치된, 실리콘 산화물 또는 하이 k 재료로 제조된, 상기 채널 영역 내의 제2 나노와이어 스택 절연 층을 포함하는 것인 반도체 디바이스.
실시예 10. 반도체 디바이스에 있어서,
반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들로서, 상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 상기 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어들을 포함하는 것인, 상기 제1 복수의 적층된 나노와이어 구조물들;
상기 반도체 기판의 제2 영역 위에 배치된 적어도 하나의 제2 적층된 나노와이어 구조물로서, 상기 적어도 하나의 제2 적층된 나노와이어 구조물의 각각의 나노와이어 구조물은 상기 제2 방향으로 배열된 복수의 나노와이어들을 포함하는 것인, 상기 적어도 하나의 제2 적층된 나노와이어 구조물; 및
상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 쉘로우 트렌치 아이솔레이션 층을 포함하고,
상기 제1 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들의 레벨 사이와 그 아래에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는 것인 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 상기 반도체 기판의 제2 영역 위에 배치된 적어도 하나의 제2 적층된 나노와이어 구조물은 제2 복수의 적층된 나노와이어 구조물들을 포함하는 것인 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 제2 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들의 레벨 사이와 그 아래에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는 것인 반도체 디바이스.
실시예 13. 실시예 10에 있어서, 각각의 적층된 나노와이어 구조물에서의 나노와이어들은 서로 실질절으로 평행하게 배열되는 것인 반도체 디바이스.
실시예 14. 실시예 10에 있어서, 상기 제1 복수의 적층된 나노와이어 구조물들은 공통 메사 구조물 위에 배치되는 것인 반도체 디바이스.
실시예 15. 실시예 10에 있어서, 각각의 나노와이어 구조물 위에 배치된 게이트 구조물을 더 포함하고, 상기 게이트 구조물은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 연장하는 것인 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 게이트 구조물은 상기 나노와이어들의 각각을 감싸는 것인 반도체 디바이스.
실시예 17. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판의 제1 영역 위에 제1 방향으로 연장하는 복수의 핀 구조물들을 형성하는 단계로서, 상기 복수의 핀 구조물들은 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열되고, 상기 핀 구조물들의 각각은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 배열된 제1 반도체 층들과 제2 반도체 층들의 교대 스택을 포함하고, 상기 제1 반도체 층들과 상기 제2 반도체 층들은 상이한 재료로 제조되는 것인, 상기 복수의 핀 구조물들을 형성하는 단계;
상기 제2 방향을 따라 상기 반도체 기판의 제1 영역의 대향 측 상에 위치된 상기 반도체 기판의 제2 영역 내의 상기 반도체 기판의 일부를 제거함으로써, 상기 제1 영역에 메사 구조물을 형성하는 단계;
나노와이어 구조물을 형성하도록 게이트 구조물이 형성될 영역에서 상기 복수의 핀 구조물들의 각각으로부터 상기 제1 반도체 층들 또는 상기 제2 반도체 층들을 제거하는 단계; 및
상기 제1 반도체 층들 또는 상기 제2 반도체 층들을 제거한 후에 남은 제1 반도체 층들 또는 남은 제2 반도체 층들 위에 상기 제2 방향으로 연장하는 게이트 구조물을 형성하는 단계로서, 상기 게이트 구조물은 상기 남은 제1 반도체 층들 및 상기 남은 제2 반도체 층들을 감싸는 것인, 상기 게이트 구조물을 형성하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 18. 실시예 17에 있어서, 상기 반도체 기판의 제2 영역은, 상기 제1 영역을 마스킹하고 상기 제2 영역을 에칭함으로써 제거되는 것인 반도체 디바이스 제조 방법.
실시예 19. 실시예 17에 있어서, 인접한 나노와이어 구조물들 사이의 상기 기판의 제1 영역에는 리세스가 형성되지 않는 것인 반도체 디바이스 제조 방법.
실시예 20. 실시예 17에 있어서, 상기 기판과 상기 복수의 나노와이어 구조물들의 각각 사이에 절연 층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.

Claims (20)

  1. 반도체 디바이스에 있어서,
    반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들로서, 상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 상기 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어들을 포함하는 것인, 상기 제1 복수의 적층된 나노와이어 구조물들;
    상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물의 상기 기판에 가장 가까운 나노와이어와 상기 기판 사이의 나노와이어 스택 절연 층;
    상기 반도체 기판의 제2 영역 위에 배치된 적어도 하나의 제2 적층된 나노와이어 구조물; 및
    상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 쉘로우 트렌치 아이솔레이션 층을 포함하는 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 제1 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들 사이에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는 것인 반도체 디바이스.
  3. 청구항 1에 있어서, 상기 제1 복수의 적층된 나노와이어 구조물들은 공통 메사(mesa) 구조물 위에 배치되는 것인 반도체 디바이스.
  4. 청구항 1에 있어서, 각각의 나노와이어 구조물 위에 배치된 채널 영역을 정의하는 게이트 구조물을 더 포함하고, 상기 게이트 구조물은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 연장하는 것인 반도체 디바이스.
  5. 청구항 4에 있어서, 상기 게이트 구조물은 상기 나노와이어들의 각각을 감싸는 것인 반도체 디바이스.
  6. 청구항 4에 있어서, 상기 게이트 구조물의 대향 측 상에 배치된 소스/드레인을 더 포함하는 반도체 디바이스.
  7. 청구항 6에 있어서, 상기 나노와이어 스택 절연 층은, 상기 소스/드레인 영역과 상기 기판 사이에 배치된, 실리콘 질화물, 실리콘 탄소 질화물, 또는 로우 k 재료로 제조된 제1 나노와이어 스택 절연 층을 포함하는 것인 반도체 디바이스.
  8. 청구항 7에 있어서, 상기 로우 k 재료는 다공성 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 및 불소 도핑된 실리콘 이산화물로 구성된 그룹으로부터 선택되는 것인 반도체 디바이스.
  9. 청구항 7에 있어서, 상기 나노와이어 스택 절연 층은, 상기 기판에 가장 가까운 나노와이어와 상기 기판 사이에 배치된, 실리콘 산화물 또는 하이 k 재료로 제조된, 상기 채널 영역 내의 제2 나노와이어 스택 절연 층을 포함하는 것인 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    반도체 기판의 제1 영역 위에 배치된 제1 방향으로 연장하는 제1 복수의 적층된 나노와이어 구조물들로서, 상기 제1 복수의 적층된 나노와이어 구조물들의 각각의 나노와이어 구조물은 상기 제1 방향에 실질적으로 수직인 제2 방향으로 배열된 복수의 나노와이어들을 포함하는 것인, 상기 제1 복수의 적층된 나노와이어 구조물들;
    상기 반도체 기판의 제2 영역 위에 배치된 적어도 하나의 제2 적층된 나노와이어 구조물로서, 상기 적어도 하나의 제2 적층된 나노와이어 구조물의 각각의 나노와이어 구조물은 상기 제2 방향으로 배열된 복수의 나노와이어들을 포함하는 것인, 상기 적어도 하나의 제2 적층된 나노와이어 구조물; 및
    상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 쉘로우 트렌치 아이솔레이션 층을 포함하고,
    상기 제1 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들의 레벨 사이와 그 아래에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는 것인 반도체 디바이스.
  11. 청구항 10에 있어서, 상기 반도체 기판의 제2 영역 위에 배치된 적어도 하나의 제2 적층된 나노와이어 구조물은 제2 복수의 적층된 나노와이어 구조물들을 포함하는 것인 반도체 디바이스.
  12. 청구항 11에 있어서, 상기 제2 복수의 적층된 나노와이어 구조물들의 적층된 나노와이어 구조물들의 레벨 사이와 그 아래에는 쉘로우 트렌치 아이솔레이션 층이 존재하지 않는 것인 반도체 디바이스.
  13. 청구항 10에 있어서, 각각의 적층된 나노와이어 구조물에서의 나노와이어들은 서로 실질절으로 평행하게 배열되는 것인 반도체 디바이스.
  14. 청구항 10에 있어서, 상기 제1 복수의 적층된 나노와이어 구조물들은 공통 메사 구조물 위에 배치되는 것인 반도체 디바이스.
  15. 청구항 10에 있어서, 각각의 나노와이어 구조물 위에 배치된 게이트 구조물을 더 포함하고, 상기 게이트 구조물은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 연장하는 것인 반도체 디바이스.
  16. 청구항 15에 있어서, 상기 게이트 구조물은 상기 나노와이어들의 각각을 감싸는 것인 반도체 디바이스.
  17. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판의 제1 영역 위에 제1 방향으로 연장하는 복수의 핀 구조물들을 형성하는 단계로서, 상기 복수의 핀 구조물들은 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 배열되고, 상기 핀 구조물들의 각각은 상기 제1 방향 및 상기 제2 방향에 실질적으로 수직인 제3 방향으로 배열된 제1 반도체 층들과 제2 반도체 층들의 교대 스택을 포함하고, 상기 제1 반도체 층들과 상기 제2 반도체 층들은 상이한 재료로 제조되는 것인, 상기 복수의 핀 구조물들을 형성하는 단계;
    상기 제2 방향을 따라 상기 반도체 기판의 제1 영역의 대향 측 상에 위치된 상기 반도체 기판의 제2 영역 내의 상기 반도체 기판의 일부를 제거함으로써, 상기 제1 영역에 메사 구조물을 형성하는 단계;
    나노와이어 구조물을 형성하도록 게이트 구조물이 형성될 영역에서 상기 복수의 핀 구조물들의 각각으로부터 상기 제1 반도체 층들 또는 상기 제2 반도체 층들을 제거하는 단계; 및
    상기 제1 반도체 층들 또는 상기 제2 반도체 층들을 제거한 후에 남은 제1 반도체 층들 또는 남은 제2 반도체 층들 위에 상기 제2 방향으로 연장하는 게이트 구조물을 형성하는 단계로서, 상기 게이트 구조물은 상기 남은 제1 반도체 층들 및 상기 남은 제2 반도체 층들을 감싸는 것인, 상기 게이트 구조물을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  18. 청구항 17에 있어서, 상기 반도체 기판의 제2 영역은, 상기 제1 영역을 마스킹하고 상기 제2 영역을 에칭함으로써 제거되는 것인 반도체 디바이스 제조 방법.
  19. 청구항 17에 있어서, 인접한 나노와이어 구조물들 사이의 상기 기판의 제1 영역에는 리세스가 형성되지 않는 것인 반도체 디바이스 제조 방법.
  20. 청구항 17에 있어서, 상기 기판과 상기 복수의 나노와이어 구조물들의 각각 사이에 절연 층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
KR1020190079403A 2018-07-02 2019-07-02 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 KR102364774B1 (ko)

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