KR20230122831A - 반도체 소자 및 그의 제조 방법 - Google Patents

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김필광
유주형
김성민
박용희
송영석
타케시 오카가키
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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

반도체 소자가 제공된다. 이 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판에 배치되어 상기 제1 영역과 상기 제2 영역을 한정하는 소자분리 패턴; 상기 제1 영역에서 상기 기판 상에 배치되는 하부 분리 절연 패턴; 상기 하부 분리 절연 패턴 상에 적층된 제1 채널 패턴들; 상기 제1 채널 패턴들 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극은 상기 제1 채널 패턴들 중 최하위 것과 상기 하부 분리 절연 패턴 사이에 개재되는 제1 게이트 부분을 포함하고; 및 상기 제1 게이트 전극의 양측에 위치하며 상기 제1 채널 패턴들의 측면과 접하는 제1 소스/드레인 패턴들을 포함하되, 상기 하부 분리 절연 패턴의 하부면은 상기 소자분리 패턴의 하부면과 같거나 보다 높은 레벨을 가지고, 상기 하부 분리 절연 패턴의 상단의 레벨은 상기 제1 게이트 부분의 하부면의 레벨 보다 높다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판에 배치되어 상기 제1 영역과 상기 제2 영역을 한정하는 소자분리 패턴; 상기 제1 영역에서 상기 기판 상에 배치되는 하부 분리 절연 패턴; 상기 하부 분리 절연 패턴 상에 적층된 제1 채널 패턴들; 상기 제1 채널 패턴들 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극은 상기 제1 채널 패턴들 중 최하위 것과 상기 하부 분리 절연 패턴 사이에 개재되는 제1 게이트 부분을 포함하고; 및 상기 제1 게이트 전극의 양측에 위치하며 상기 제1 채널 패턴들의 측면과 접하는 제1 소스/드레인 패턴들을 포함하되, 상기 하부 분리 절연 패턴의 하부면은 상기 소자분리 패턴의 하부면과 같거나 보다 높은 레벨을 가지고, 상기 하부 분리 절연 패턴의 상단의 레벨은 상기 제1 게이트 부분의 하부면의 레벨 보다 높다.
본 발명의 일 양태에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판에 배치되어 상기 제1 영역과 상기 제2 영역을 한정하는 소자분리 패턴; 상기 제1 영역에서 상기 기판 상에 배치되며 상기 소자분리 패턴과 접하는 하부 분리 절연 패턴; 상기 제2 영역에서 상기 기판 상에 배치되며, 상기 기판과 다른 물질을 포함하되 상기 소자 분리 패턴과 접하는 제1 반도체 패턴; 상기 하부 분리 절연 패턴 상에 적층된 제1 채널 패턴들; 상기 제1 반도체 패턴 상에 적층된 제2 채널 패턴들; 상기 제1 채널 패턴들 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극의 일부는 상기 제1 채널 패턴들 사이에 개재되고; 상기 제2 채널 패턴들 상에 배치되는 제2 게이트 전극, 상기 제2 게이트 전극의 일부는 상기 제2 채널 패턴들 사이에 개재되고; 상기 제1 게이트 전극의 양측에 위치하며 상기 제1 채널 패턴들의 측면과 접하는 제1 소스/드레인 패턴들; 및 상기 제2 게이트 전극의 양측에 위치하며 상기 제2 채널 패턴들의 측면과 접하는 제2 소스/드레인 패턴들을 포함하되, 상기 하부 분리 절연 패턴의 하부면은 상기 소자분리 패턴의 하부면과 같거나 보다 높은 레벨을 가지고, 제1 반도체 패턴의 하부면과 같거나 보나 낮은 레벨을 가진다.
본 발명의 다른 양태에 따른 반도체 소자는, NMOS 영역 및 PMOS 영역을 포함하는 기판; 상기 기판에 배치되어 상기 NMOS 영역과 상기 PMOS 영역을 한정하는 소자분리 패턴; 상기 NMOS 영역에서 상기 기판 상에 배치되며 상기 소자분리 패턴과 접하는 하부 절연 분리 패턴; 상기 PMOS 영역에서 상기 기판 상에 배치되며, 상기 기판과 다른 물질을 포함하되 상기 소자 분리 패턴과 접하는 실리콘 게르마늄 패턴; 상기 하부 절연 분리 패턴 상에 적층된 제1 채널 패턴들; 상기 실리콘 게르마늄 패턴 상에 적층된 제2 채널 패턴들; 상기 제1 채널 패턴들 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극의 일부는 상기 제1 채널 패턴들 사이에 개재되고; 상기 제2 채널 패턴들 상에 배치되는 제2 게이트 전극, 상기 제2 게이트 전극의 일부는 상기 제2 채널 패턴들 사이에 개재되고; 상기 제1 게이트 전극의 양측에 위치하며 상기 제1 채널 패턴들의 측면과 접하는 제1 소스/드레인 패턴들; 및 상기 제2 게이트 전극의 양측에 위치하며 상기 제2 채널 패턴들의 측면과 접하는 제2 소스/드레인 패턴들을 포함하되, 상기 제1 소스/드레인 패턴들은 상기 하부 절연 분리 패턴에 의해 상기 기판과 이격되고, 상기 하부 절연 분리 패턴은 상기 소자분리 패턴과 접하는 제1 절연 부분, 그리고 상기 소자분리 패턴과 이격되며 상기 제1 절연 부분 위에 위치하는 제2 절연 부분을 포함하고, 상기 제1 절연 부분의 두께는 상기 실리콘 게르마늄 패턴의 두께와 같거나 보다 두껍다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자의 제조 방법은, 제1 방향으로 서로 이격된 제1 영역과 제2 영역을 가지는 기판의 전면 상에 제1 반도체막을 형성하는 단계; 상기 제1 반도체막 상에 제2 반도체막들과 희생막들을 교대로 적층하는 단계; 상기 제2 반도체막들과 상기 희생막들을 식각하여 상기 제1 및 제2 영역들에 각각 제1 및 제2 스택 구조체들을 형성하고, 상기 제1 및 제2 스택 구조체들 사이에서 상기 제1 반도체막을 노출시키는 단계; 상기 제1 및 제2 스택 구조체들의 측벽들을 각각 덮되 상기 제1 반도체막을 일부 노출시키는 제1 스페이서들을 형성하는 단계; 상기 스페이서들 사이에서 노출된 상기 제1 반도체막과 그 하부의 상기 기판을 식각하여 소자분리 트렌치를 형성하고 상기 제1 및 제2 영역들에 각각 제1 반도체 패턴들을 형성하는 단계; 상기 소자분리 트렌치를 채우는 소자분리 패턴을 형성하는 단계; 상기 제1 방향으로 상기 제1 및 제2 스택 구조체들을 가로지르는 더미 게이트 패턴을 형성하는 단계; 상기 더미 게이트 패턴의 양측의 상기 제1 스택 구조체를 식각하여 상기 제1 영역에서 상기 제1 반도체 패턴을 노출시키는 제1 트렌치들을 형성하는 단계; 및 상기 제1 트렌치들을 통해 상기 제1 영역에서 상기 제1 반도체 패턴을 하부 절연 분리 패턴으로 대체시키는 단계를 포함한다.
본 발명에 따른 반도체 소자는 NMOS 영역에 하부 분리 절연 패턴을 배치시켜 쇼트 채널 효과를 방지하고 punch-through leakage를 차단시키며, 온 커런트를 증가시켜 반도체 소자의 성능을 향상시킬 수 있다. 또한 하부 분리 절연 패턴과 돌출된 소자 분리 패턴은 기생 캐패시턴스를 감소시켜 동작 오류를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자는 PMOS 영역에 실리콘 게르마늄으로 형성되는 제1 반도체 패턴을 배치하여 제2 소스/드레인 패턴들 형성시 스트레스 부스터(stress booster)로 사용될 수 있다. 이로써 제2 채널 패턴에 압축 응력(compressive stress)을 제공할 수 있다. 이로써 PMOSFET에서 정공의 이동도를 향상시켜 소자 속도를 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서는 하나의 마스크 패턴을 이용하여 제1 소스/드레인 홀들, 하부 분리 절연 패턴 및 제1 소스/드레인 패턴들을 모두 형성하므로, 공정을 단순화할 수 있다. 또한, 하부 분리 절연 패턴을 형성하여 웰 영역을 따로 형성할 필요가 없다. 이로써 웰 영역 형성을 위한 면적을 필요로 하지 않아 반도체 칩의 크기를 줄일 수 있고, 공정을 단순화하여 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 2b는 본 발명의 실시예들에 따라 도 1을 C-C'선을 따라 자른 단면도이다.
도 2c는 본 발명의 실시예들에 따라 도 1을 D-D'선을 따라 자른 단면도이다.
도 3은 도 2a의 'P1' 부분을 확대한 도면이다.
도 4a 내지 도 11a 그리고 도 14a 내지 도 16a는 본 발명의 실시예들에 따라 도 1의 평면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 4b 내지 도 11b, 도 12a, 도 13a, 도 14b 내지 도 16b 그리고 도 17a는 본 발명의 실시예들에 따라 도 2a의 단면들을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4c 내지 도 8c, 11c, 12b, 14c 및 도 17b는 본 발명의 실시예들에 따라 도 2b의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 8d, 9c, 10c, 11d, 12c, 13b, 14d, 15c 및 도 16c는 본 발명의 실시예들에 따라 도 2c의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18a은 본 발명의 실시예들에 따라 도 2a의 단면들을 가지는 반도체 소자를 제조하는 과정을 나타내는 단면도들이다.
도 18b은 본 발명의 실시예들에 따라 도 2b의 단면을 가지는 반도체 소자를 제조하는 과정을 나타내는 단면도이다.
도 19a 및 도 19b는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선을 따라 자른 단면도들이다.
도 20a은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 20b는 본 발명의 실시예들에 따라 도 20a을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 20c는 도 20a을 D-D'선을 따라 자른 단면도이다. 도 20a을 C-C'선을 따라 자른 단면은 도 2b와 동일할 수 있다.
도 21a은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 21b는 본 발명의 실시예들에 따라 도 21a을 A-A'선을 따라 자른 단면도이다.
도 21c는 본 발명의 실시예들에 따라 도 21a을 B-B'선을 따라 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2a는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선을 따라 자른 단면도이다. 도 2b는 본 발명의 실시예들에 따라 도 1을 C-C'선을 따라 자른 단면도이다. 도 2c는 본 발명의 실시예들에 따라 도 1을 D-D'선을 따라 자른 단면도이다. 도 3은 도 2a의 'P1' 부분을 확대한 도면이다.
도 1 내지 도 3을 참조하면, 본 예에 따른 반도체 소자는 제1 영역(NR1) 및 제2 영역(PR1)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
제1 영역(NR1)은 NMOSFET 영역에 해당할 수 있다. 제2 영역(PR1)은 PMOSFET 영역에 해당할 수 있다. 제1 영역(NR1)과 제2 영역(PR1)은 제1 방향(D1)으로 서로 이격될 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)가 형성될 수 있다. 소자 분리 패턴(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리 패턴(ST)은 제1 영역(NR1)과 제2 영역(PR1)을 정의할 수 있다. 소자 분리 패턴(ST)은 실리콘 산화물을 포함할 수 있다.
제1 영역(NR1)에서 상기 기판(100) 상에 하부 분리 절연 패턴(BDI)가 배치될 수 있다. 상기 하부 분리 절연 패턴(BDI)은 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 하부 분리 절연 패턴(BDI)은 도 2c처럼 제1 절연 부분(IPN1)과 제2 절연 부분(IPN2)을 포함할 수 있다. 상기 제2 절연 부분(IPN2)은 제1 절연 부분(IPN1) 아래에 위치하며 제1 영역(NR1)의 기판(100)과 접한다. 제1 절연 부분(IPN1)의 제1 절연 측벽(IPNS1)은 소자 분리 패턴(ST)과 이격되어 제1 갭 영역(GAP1)을 형성할 수 있다. 상기 제2 절연 부분(IPN2)의 제2 절연 측벽(IPNS2)은 소자 분리 패턴(ST)과 접한다. 상기 제2 절연 부분(IPN2)은 제1 두께(TH1)를 가질 수 있다. 제1 절연 부분(IPN1)의 상부면은 라운드지게 리세스될 수 있다. 하부 분리 절연 패턴(BDI)는 제2 영역(PR1)으로 연장되지는 않는다.
하부 분리 절연 패턴(BDI) 상에 제1 채널 패턴들(CH1)이 적층될 수 있다. 제1 채널 패턴들(CH1)은 서로 이격될 수 있다. 제1 채널 패턴들(CH1) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 채널 패턴들(CH1) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
상기 제1 채널 패턴들(CH1) 상에는 제1 게이트 전극(GE1)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)의 일부는 도 2b처럼 상기 제1 채널 패턴들(CH1) 사이로 연장될 수 있다. 상기 제1 게이트 전극(GE1)은 도전 물질을 포함할 수 있다.
제1 채널 패턴들(CH1)은 도 3처럼 상기 제1 게이트 전극(GE1)은 도 3처럼 위에서부터 아래로 3개의 제1 채널 패턴들(CH1(1)~CH1(3))을 포함할 수 있다. 상기 제1 게이트 전극(GE1)은 최상위의 제1 채널 패턴(CH1(1)) 위에 위치하는 최상위 제1 게이트 전극 부분(GE1(1)), 제1 채널 패턴들(CH1(1)~CH1(3)) 사이에 중간 제1 게이트 전극 부분들(GE1(2), GE1(3)), 그리고 최하위 제1 채널 패턴(CH1(3))과 하부 분리 절연 패턴(BDI) 사이에 위치하는 최하위 제1 게이트 전극 부분(GE1(4))을 포함할 수 있다. 중간 제1 게이트 전극 부분들(GE1(2), GE1(3))은 각각 오목하거나 수직한 측벽들(CCS)을 가질 수 있다. 최하위 제1 게이트 전극 부분(GE1(4))은 라운드지거나 경사진 측벽(RCS)을 가질 수 있다. 최하위 제1 게이트 전극 부분(GE1(4))의 폭(WT1)은 아래로 갈수록 좁아질 수 있다.
하부 분리 절연 패턴(BDI)의 상단의 제1 레벨(LV1)은 최하위 제1 게이트 전극 부분(GE1(4))의 하부면의 제2 레벨(LV2) 보다 높을 수 있다. 하부 분리 절연 패턴(BDI)은 최하위 제1 게이트 전극 부분(GE1(4))의 측면을 덮을 수 있다.
상기 제1 게이트 전극(GE1)과 제1 채널 패턴들(CH1) 사이에는 제1 게이트 절연막(GI1)이 개재될 수 있다. 제1 게이트 절연막(GI1)은 최하위 제1 게이트 전극 부분(GE1(4))과 하부 분리 절연 패턴(BDI) 사이에도 개재될 수 있다. 상기 제1 게이트 절연막(GI1)은 열산화막(TO)과 고유전막(HK)을 포함할 수 있다. 상기 열산화막(TO)은 제1 채널 패턴들(CH1)과는 접하되 하부 분리 절연 패턴(BDI)과는 이격될 수 있다. 상기 열산화막(TO)은 실리콘 산화물로 형성될 수 있다. 고유전막(HK)은 실리콘 산화물의 유전율보다 높은 유전율을 가지는 절연물질을 포함할 수 있다. 예를 들면 고유전막(HK)은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 제1 게이트 전극(GE1)의 양 옆에서 하부 분리 절연 패턴(BDI) 상에는 제1 소스/드레인 패턴들(SD1)이 배치될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형의 불순물이 도핑된 단일층 또는 다층의 실리콘 에피택시얼막으로 형성될 수 있다. 본 예에 있어서, 제1 도전형의 불순물은 바람직하게는 인 또는 비소일 수 있다. 제1 소스/드레인 패턴들(SD1)이 다층의 실리콘 에피택시얼막들로 구성될 경우, 제1 도전형의 불순물의 농도는 실리콘 에피택시얼막들에서 서로 다를 수 있다.
제1 소스/드레인 패턴들(SD1)은 하부 분리 절연 패턴(BDI)에 의해 기판(100)과 절연될 수 있다. 이로써 쇼트 채널 효과를 방지할 수 있다.
상기 제1 게이트 전극(GE1)과 제1 소스/드레인 패턴들(SD1) 사이에는 측면 절연 패턴들(IP)이 개재될 수 있다. 측면 절연 패턴들(IP)은 예를 들면 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 측면 절연 패턴들(IP)은 고유전막(HK)과 접할 수 있다. 측면 절연 패턴들(IP) 중 일부는 하부 분리 절연 패턴(BDI)과 접할 수 있다. 제1 채널 패턴들(CH1) 사이에 위치하는 측면 절연 패턴들(IP)의 측면들은 오목할 수 있다. 최하위에 위치하는 측면 절연 패턴들(IP)은 하부 분리 절연 패턴(BDI)와 접할 수 있다. 최하위에 위치하는 측면 절연 패턴들(IP)의 측면은 라운드질 수 있다.
제1 소스/드레인 패턴들(SD1)의 외측벽들은 제1 절연 부분(IPN1)의 측벽들과 정렬될 수 있다. 제1 소스/드레인 패턴들(SD1)은 소자 분리 패턴(ST)과 이격되어 상기 제1 갭 영역(GAP1)이 제공될 수 있다. 잔여 스페이서 패턴(31)이 상기 제1 갭 영역(GAP1) 안에 배치될 수 있다. 상기 잔여 스페이서 패턴(31)은 소자 분리 패턴(ST), 하부 분리 절연 패턴(BDI) 및 제1 소스/드레인 패턴들(SD1)과 동시에 접할 수 있다. 상기 잔여 스페이서 패턴(31)은 속이 빈 컵 형태를 가질 수 있다.
상기 제1 게이트 전극(GE1)은 제1 영역(NR1)을 가로지를 수 있다. 상기 제1 게이트 전극(GE1)의 상부면은 게이트 캐핑 패턴(GP)으로 덮이고 제1 게이트 전극(GE1)의 측면은 게이트 스페이서(GS)로 덮일 수 있다. 상기 게이트 스페이서(GS)은 상기 잔여 스페이서 패턴(31)과 동일한 물질을 포함할 수 있다. 게이트 캐핑 패턴(GP), 게이트 스페이서(GS) 및 잔여 스페이서 패턴(31)은 예를 들면 SiCN, SiCON 및 SiN 중 적어도 하나의 단일막 또는 다중막으로 구성될 수 있다.
제2 영역(PR1)에서 상기 기판(100) 상에 제1 반도체 패턴(SP1)가 배치될 수 있다. 상기 제1 반도체 패턴(SP1)은 상기 기판(100)과 다른 물질을 포함할 수 있다. 상기 제1 반도체 패턴(SP1)은 바람직하게는 실리콘 게르마늄을 포함할 수 있다. 상기 제1 반도체 패턴(SP1)은 도 2c처럼 제2 두께(TH2)를 가질 수 있다. 상기 제2 두께(TH2)는 하부 분리 절연 패턴(BDI)의 제2 절연 부분(IPN2)의 제1 두께(TH1)와 같거나 보다 작을 수 있다. 즉, 하부 분리 절연 패턴(BDI)의 제2 절연 부분(IPN2) 의 제1 두께(TH1)는 상기 제1 반도체 패턴(SP1)의 제2 두께(TH2)와 같거나 보다 두꺼울 수 있다.
도 2a처럼, 하부 분리 절연 패턴(BDI)의 하부면의 제3 레벨(LV3)은 소자분리 패턴(ST)의 하부면의 제4 레벨(LV4)과 같거나 보다 높을 수 있다. 하부 분리 절연 패턴(BDI)의 하부면의 제3 레벨(LV3)은 상기 제1 반도체 패턴(SP1)의 하부면의 제5 레벨(LV5)과 같거나 보다 낮을 수 있다. 하부 분리 절연 패턴(BDI)의 제2 절연 부분(IPN2)의 상부면의 레벨은 상기 제1 반도체 패턴(SP1)의 상부면의 레벨과 실질적으로 동일할 수 있다.
상기 제1 반도체 패턴(SP1) 상에 제2 채널 패턴들(CH2)이 적층될 수 있다. 제2 채널 패턴들(CH2)은 서로 이격될 수 있다. 제2 채널 패턴들(CH2) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제2 채널 패턴들(CH2) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
상기 제2 채널 패턴들(CH2) 상에는 제2 게이트 전극(GE2)이 제공될 수 있다. 상기 제2 게이트 전극(GE2)의 일부는 도 2b처럼 상기 제2 채널 패턴들(CH2) 사이로 연장될 수 있다. 상기 제2 게이트 전극(GE2)은 도전 물질을 포함할 수 있다.
상기 제2 채널 패턴들(CH2)은 도 2a처럼 위에서부터 아래로 4개로 제공될 수 있다. 상기 제2 게이트 전극(GE2)의 일부는 상기 제2 채널 패턴들(CH2) 사이에 개재될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제2 채널 패턴들(CH2) 사이에는 제2 게이트 절연막(GI2)이 개재될 수 있다. 제2 게이트 절연막(GI2)은 열산화막(TO)과 고유전막(HK)을 포함할 수 있다.
상기 제2 게이트 전극(GE2)의 양 옆에서 제2 소스/드레인 패턴들(SD2)이 배치될 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, 게르마늄)를 포함할 수 있다. 예를 들면, 제2 소스/드레인 패턴들(SD2)은 실리콘 게르마늄으로 형성될 수 있다. 이로써, 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 그들 사이의 제2 채널 패턴(CH2)에 압축 응력(compressive stress)을 제공할 수 있다. 이로써 PMOSFET에서 정공의 이동도를 향상시켜 소자 속도를 향상시킬 수 있다.
제2 소스/드레인 패턴들(SD2)은 제2 도전형의 불순물이 도핑된 단일층 또는 다층의 실리콘 게르마늄 에피택시얼막으로 형성될 수 있다. 상기 제2 도전형은 상기 제1 도전형과 반대일 수 있다. 본 예에 있어서, 제2 도전형의 불순물은 바람직하게는 붕소일 수 있다. 제2 소스/드레인 패턴들(SD2)이 다층의 실리콘 게르마늄 에피택시얼막들로 구성될 경우, 제2 도전형의 불순물의 농도는 실리콘 게르마늄 에피택시얼막들에서 서로 다를 수 있다.
상기 제2 채널 패턴들(CH2) 중 최하위의 것은 옆으로 연장되어 제2 소스/드레인 패턴들(SD2)과 제1 반도체 패턴(SP1) 사이에 일부 개재될 수 있다. 제2 소스/드레인 패턴들(SD2)은 상기 제2 채널 패턴들(CH2) 중 최하위의 것을 관통하여 제1 반도체 패턴(SP1)과 접할 수 있다.
제2 소스/드레인 패턴들(SD2)은 소자 분리 패턴(ST)과 이격되어 상기 제1 갭 영역(GAP1)이 제공될 수 있다. 잔여 스페이서 패턴(31)이 상기 제1 갭 영역(GAP1) 안에 배치될 수 있다. 제2 영역(PR1)에서 상기 잔여 스페이서 패턴(31)은 소자 분리 패턴(ST), 제1 반도체 패턴(SP1) 및 제2 소스/드레인 패턴들(SD2)과 동시에 접할 수 있다. 상기 잔여 스페이서 패턴(31)은 속이 빈 컵 형태를 가질 수 있다.
상기 제2 게이트 전극(GE2)은 제2 영역(PR1)을 가로지를 수 있다. 상기 상기 제2 게이트 전극(GE2)의 상부면은 게이트 캐핑 패턴(GP)으로 덮이고 상기 제2 게이트 전극(GE2)의 측면은 게이트 스페이서(GS)로 덮일 수 있다.
상기 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)으로부터 제1 방향(D1)으로 이격될 수 있다. 상기 제2 게이트 전극(GE2)과 제1 게이트 전극(GE1) 사이에 게이트 분리 절연 패턴(CT)이 개재될 수 있다. 상기 게이트 분리 절연 패턴(CT)은 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2) 사이에 개재되어 소자분리 패턴(ST)과 접할 수 있다. 상기 게이트 분리 절연 패턴(CT)은 게이트 캐핑 패턴(GP)을 관통할 수 있다.
상기 제1 게이트 전극(GE1), 제1 소스/드레인 패턴들(SD1), 제1 게이트 절연막(GI1) 및 제1 채널 패턴들(CH1)은 제1 트랜지스터를 구성할 수 있다. 상기 제1 트랜지스터는 바람직하게는 NMOS 전계효과 트랜지스터(NMOSFET)일 수 있다. 상기 제2 게이트 전극(GE2), 제2 소스/드레인 패턴들(SD2), 제2 게이트 절연막(GI2) 및 제2 채널 패턴들(CH2)은 제2 트랜지스터를 구성할 수 있다. 상기 제2 트랜지스터는 바람직하게는 PMOS 전계효과 트랜지스터(PMOSFET)일 수 있다. 본 실시예에 따른 제1 및 제2 트랜지스터들은, 게이트 전극들(GE1, GE2)이 각각 채널 패턴들(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막들(GI1, GI2)은 각각 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 저마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 및 제2 게이트 절연막들(GI1, GI2)은 각각 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 및 제2 게이트 절연막들(GI1, GI2) 각각은 서로 간에 이격된 복수의 강유전체 물질막들을 포함할 수 있다. 제1 및 제2 게이트 절연막들(GI1, GI2) 각각은 복수의 강유전체 물질막들과, 복수의 상유전체 물질막들이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 및 제2 게이트 전극들(GE1, GE2) 각각은 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 제1 및 제2 게이트 절연막들(GI1, GI2) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
제1 영역(NR1)과 제2 영역(PR1)은 제1 층간절연막(IL1)으로 덮일 수 있다. 제1 층간절연막(IL1)의 일부는 컵 형태의 잔여 스페이서 패턴(31) 내부로 삽입될 수 있다. 도 2c에서 잔여 스페이서 패턴(31) 내부에 제1 잔여 층간절연 패턴(IL1R)이 삽입될 수 있다. 제1 층간절연막(IL1)과 제1 잔여 층간절연 패턴(IL1R)은 동일한 물질을 포함할 수 있다. 제1 층간절연막(IL1) 상에 제2 및 제3 층간절연막들(IL2, IL3)이 차례로 적층될 수 있다. 제1 내지 제3 층간절연막들(IL1, IL2, IL3)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
제1 및 제2 층간 절연막들(IL1, IL2)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 제1 게이트 전극(GE1)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(IL3) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 복수의 파워 배선들 및 신호 배선들을 포함할 수 있다. 제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 도시되진 않았지만, 제3 층간 절연막(IL3) 상에 적층된 금속 층들(예를 들어, M2, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자에서는 NMOS 영역에 해당하는 제1 영역(NR1)에 하부 분리 절연 패턴(BDI)가 배치되어, 제1 소스/드레인 패턴들(DS1)간의 쇼트 채널 효과를 방지할 수 있다. 또한 하부 분리 절연 패턴(BDI)은 NMOSFET동작시 채널에서 기판(100)으로 흐르는 누설전류를 원천적으로 차단할 수 있다. 이로써 NMOSFET의 punch-through leakage를 제어할 수 있고, 결과적으로 온 커런트를 증가시켜 반도체 소자의 성능을 향상시킬 수 있다. 또한 하부 분리 절연 패턴(BDI)은 NMOSFET과 주변 구조물간의 기생 캐패시턴스를 감소시킬 수 있다. 이로써 NMOSFET의 동작 속도를 향상시키고 신호 오류를 방지할 수 있다.
또한 본 실시예들에 따른 반도체 소자에서는 하부 분리 절연 패턴(BDI)이 최하위 제1 게이트 전극 부분(GE1(4))의 측벽을 덮기에, 제1 게이트 전극(GE1)과 제1 소스/드레인 패턴들(SD1) 간의 기생 캐패시턴스를 줄일 수 있으며 쇼트 채널 효과를 방지할 수 있다.
한편, 본 발명의 실시예들에 따른 반도체 소자에서는 PMOS 영역에 해당하는 제2 영역(PR1)에 실리콘 게르마늄으로 형성되는 제1 반도체 패턴(SP1)이 배치되어 제2 소스/드레인 패턴들(SD2) 형성시 스트레스 부스터(stress booster)로 사용될 수 있다. 이로써 제2 채널 패턴(CH2)에 압축 응력(compressive stress)을 제공할 수 있다. 이로써 PMOSFET에서 정공의 이동도를 향상시켜 소자 속도를 향상시킬 수 있다.
만약 PMOS 영역에 제1 반도체 패턴(SP1)이 아닌 하부 분리 절연 패턴(BDI)이 배치된다면, 제2 소스/드레인 패턴들(SD2) 형성시 격자 연속성을 깨뜨릴 수 있으며, 이로써 제2 채널 패턴(CH2)에 압축 응력이 제공되지 못하여 PMOSFET에서 정공의 이동도를 감소시킨다. 이로써 PMOSFET의 성능 열화가 심해질 수 있다.
본 발명에서는 소자의 특성에 맞게 하부 분리 절연 패턴(BDI)과 제1 반도체 패턴(SP1)을 적절하게 배치시킴으로써 NMOSFET과 PMOSFET의 성능을 각각 최적화시킬 수 있다.
또한 도 2b와 같이, 제1 영역(NR1)과 제2 영역(PR1) 사이에서 소자분리 패턴(ST)의 상부가 하부 분리 절연 패턴(BDI)의 상부면 및 제1 반도체 패턴(SP1)의 상부면 위로 돌출될 수 있다. 이로써 NMOSFET과 PMOSFET 간의 절연성이 증대되어 이들 간의 기생 캐패시턴스를 줄여 동작 오류를 감소시킬 수 있다. 또한 돌출된 소자분리 패턴(ST)은 도 2c의 단면에서 제1 소스/드레인 패턴(SD1)과 제2 소스/드레인 패턴(SD2)이 서로 접하거나 합쳐지는 것을 방지할 수 있다. 이로써 반도체 소자의 신뢰성이 향상될 수 있다.
도 4a 내지 도 11a 그리고 도 14a 내지 도 16a는 본 발명의 실시예들에 따라 도 1의 평면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 4b 내지 도 11b, 도 12a, 도 13a, 도 14b 내지 도 16b 그리고 도 17a는 본 발명의 실시예들에 따라 도 2a의 단면들을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 4c 내지 도 8c, 11c, 12b, 14c 및 도 17b는 본 발명의 실시예들에 따라 도 2b의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 8d, 9c, 10c, 11d, 12c, 13b, 14d, 15c 및 도 16c는 본 발명의 실시예들에 따라 도 2c의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 4b 내지 도 11b 그리고 도 14b 내지 도 16b는 각각 도 4a 내지 도 11a 그리고 도 14a 내지 도 16a를 A-A'선 및 B-B'선으로 자른 단면도들이다.
도 4a 내지 도 4c를 참조하면, 제1 영역(NR1)과 제2 영역(PR1)을 가지는 기판(100) 상에 제1 반도체막(SL1)을 적층한다. 도 4a를 D-D'선으로 자른 단면은 도 4c와 동일할 수 있다. 상기 제1 반도체막(SL1)은 기판(100)과 다른 물질을 포함한다. 예를 들면, 상기 기판(100)은 실리콘을 포함할 수 있다. 상기 제1 반도체막(SL1)은 실리콘보다 격자 상수가 큰 반도체 물질로, 바람직하게는 실리콘 게르마늄을 포함할 수 있다. 상기 제1 반도체막(SL1) 상에 제2 반도체막들(SL2)과 제1 희생막들(SL3)을 교대로 적층한다. 상기 제2 반도체막들(SL2)은 상기 기판(100)과 동일한 실리콘을 포함할 수 있다. 제1 희생막들(SL3)은 제2 반도체막들(SL2)과 식각 선택비를 가지는 물질을 포함할 수 있다. 바람직하게는 제1 희생막들(SL3)은 실리콘 게르마늄을 포함할 수 있다. 제1 희생막들(SL3) 내의 실리콘과 게르마늄의 조성은 제1 반도체막(SL1) 내의 실리콘과 게르마늄의 조성과 같거나 다를 수 있다. 만약, 제1 희생막들(SL3) 내의 실리콘과 게르마늄의 조성은 제1 반도체막(SL1) 내의 실리콘과 게르마늄의 조성이 다를 경우, 제1 희생막들(SL3)은 제1 반도체막(SL1)과 식각 선택성을 가질 수 있다. 바람직하게는 제1 반도체막(SL1) 내의 게르마늄의 함량이 제1 희생막들(SL3) 내의 게르마늄 함량보다 높다. 본 명세서에서 '함량'은 원자 농도(atomic concentration)으로도 명명될 수 있다.
최상위의 제2 반도체막(SL2) 상에 제1 마스크 패턴(MK1)과 제2 마스크 패턴(MK2)을 형성한다. 제1 마스크 패턴(MK1)과 제2 마스크 패턴(MK2)은 예를 들면 포토레지스트 패턴, 실리콘 산화물, 실리콘 질화물, ACL(Amorphous carbon layer), SOH(Spin on hardmask) 중 하나일 수 있다. 제1 마스크 패턴(MK1)과 제2 마스크 패턴(MK2)은 제1 및 제2 영역들(NR1, PR1)에 각각 형성된다. 제1 마스크 패턴(MK1)과 제2 마스크 패턴(MK2)은 제1 방향(D1)으로 서로 이격될 수 있으며, 제2 방향(D2)으로 길쭉한 바(bar) 형태를 가질 수 있다.
도 5a 내지 도 5c를 참조하면, 제1 마스크 패턴(MK1)과 제2 마스크 패턴(MK2)을 식각 마스크로 이용하여 상기 제2 반도체막들(SL2)과 제1 희생막들(SL3)을 식각하여 제1 반도체막(SL1)을 노출시키는 동시에 제1 영역(NR1)과 제2 영역(PR1)에 제1 스택 구조체(STC1)와 제2 스택 구조체(STC2)를 각각 형성한다. 이때 제1 반도체막(SL1)은 식각 저지막으로써 기능할 수 있다. 제1 스택 구조체(STC1)와 제2 스택 구조체(STC2)는 각각 교대로 적층된 상기 제2 반도체막들(SL2)과 제1 희생막들(SL3)을 포함한다. 도 5a를 D-D'선으로 자른 단면은 도 5c와 동일할 수 있다.
상기 기판(100)의 전면 상에 제2 희생막을 콘포말하게 적층한 후 이방성 식각 공정을 진행하여 제1 스택 구조체(STC1)와 제2 스택 구조체(STC2)의 측면을 덮는 희생 스페이서들(33)을 형성한다. 상기 희생 스페이서들(33)은 제1 반도체막(SL1), 제2 반도체막들(SL2) 및 제1 희생막들(SL3)과 식각 선택성을 가지는 물질로 예를 들면 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 금속 산화물, SiCN, SiOC 중 하나를 포함할 수 있다. 희생 스페이서들(33) 사이에 제1 반도체막(SL1)이 노출될 수 있다. 희생 스페이서들(33)은 제1 스택 구조체(STC1)와 제2 스택 구조체(STC2)을 각각 둘러쌀 수 있다.
도 6a 내지 도 6c를 참조하면, 제1 마스크 패턴(MK1)과 제2 마스크 패턴(MK2) 그리고 상기 희생 스페이서들(33)을 식각 마스크로 이용하여 제1 반도체막(SL1)과 그 아래의 기판(100)을 식각하여 제1 트렌치들(TR1)을 형성한다. 이로써 상기 제1 영역(NR1)과 상기 제2 영역(PR1)에 제1 반도체 패턴들(SP1)이 각각 형성될 수 있다. 소자분리막을 적층하여 상기 제1 트렌치들(TR1)을 채우고 에치백하여 상기 제1 트렌치들(TR1) 안에 소자분리 패턴들(ST)을 형성한다. 이로써 상기 제1 및 제2 영역들(NR1, PR1)이 한정될 수 있다. 도 6a를 D-D'선으로 자른 단면은 도 6c와 동일할 수 있다. 소자분리 패턴들(ST)은 상기 희생 스페이서들(33)의 측벽들을 일부 덮도록 형성될 수 있다. 소자분리 패턴들(ST)의 상부면은 제1 반도체 패턴들(SP1)의 상부면보다 높게 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 희생 스페이서들(33)을 제거하여 제1 스택 구조체(STC1)와 소자분리 패턴들(ST) 사이 그리고 제2 스택 구조체(STC2)와 소자분리 패턴들(ST) 사이에 제1 갭 영역(GAP1)을 형성한다. 그리고 제1 마스크 패턴(MK1)과 제2 마스크 패턴(MK2)을 제거하여 제1 스택 구조체(STC1)와 제2 스택 구조체(STC2)을 노출시킨다. 도 7a를 D-D'선으로 자른 단면은 도 7c와 동일할 수 있다.
도 8a 내지 도 8d를 참조하면, 상기 기판(100)의 전면 상에 더미 게이트막을 형성하고 이 위에 더미 게이트 캐핑 패턴(DGP)을 형성한다. 상기 더미 게이트 캐핑 패턴(DGP)을 식각 마스크로 이용하여 상기 더미 게이트막을 식각하여 더미 게이트 전극(DGE)을 형성한다. 더미 게이트 캐핑 패턴(DGP)은 극자외선(Extreme Ultraviolet, EUV)을 이용한 리소그래피(Lithography) 공정에 의해 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 형성될 수 있다. 더미 게이트 전극(DGE)은 예를 들면, 폴리실리콘을 포함할 수 있다. 도시하지는 않았지만 더미 게이트막을 형성하기 전에 제1 스택 구조체(STC1)와 제2 스택 구조체(STC2)의 표면에 더미 게이트 절연막을 형성할 수 있다. 더미 게이트 캐핑 패턴(DGP)과 더미 게이트 전극(DGE)은 제1 방향(D1)으로 연장되어 제1 영역(NR1)과 제2 영역(PR1)을 가로지르도록 형성될 수 있다. 더미 게이트 전극(DGE)은 도 8c의 단면에서 제1 갭 영역들(GAP1) 안으로 삽입된다. 상기 기판(100)의 전면 상에 스페이서막을 콘포말하게 적층하고 이방성 식각하여 더미 게이트 캐핑 패턴(DGP)과 더미 게이트 전극(DGE)의 측벽들을 덮는 게이트 스페이서(GS)를 형성한다. 이때 상기 스페이서막의 일부는 상기 제1 갭 영역들(GAP1) 안에 남아 잔여 스페이서 패턴(31)이 형성될 수 있다. 잔여 스페이서 패턴(31)은 상기 제1 갭 영역들(GAP1)을 채우지 않으며 속이 빈 컵 형태의 단면을 가지도록 형성될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 기판(100)의 전면 상에 제1 층간절연막(IL1)을 적층한다. 상기 제1 층간절연막(IL1)은 잔여 스페이서 패턴(31)의 내부를 채울 수 있다. 제1 층간절연막(IL1) 상에 제3 마스크 패턴(MK3)을 형성한다. 상기 제3 마스크 패턴(MK3)은 제1 영역(NR1)에서 더미 게이트 전극(DGE)의 양 옆의 제1 스택 구조체(STC1)을 노출시키는 제1 개구부들(OP1)을 가지도록 형성될 수 있다. 상기 제3 마스크 패턴(MK3)을 식각 마스크로 이용하여 제1 층간절연막(IL1)을 식각하여 더미 게이트 전극(DGE)의 양 옆의 제1 스택 구조체(STC1)을 노출시키는 제1 소스/드레인 홀들(SDH1)을 형성한다. 도 9a를 C-C'선으로 자른 단면은 도 8c와 동일할 수 있다. 제1 층간절연막(IL1)의 식각에 의해 도 9c의 단면에서 잔여 스페이서 패턴(31)의 내부에 제1 층간절연막(IL1)의 일부인 제1 잔여 층간절연 패턴(IL1R)이 형성될 수 있다.
도 9a 내지 도 9c 그리고 도 10a 내지 도 10c를 참조하면, 제1 소스/드레인 홀들(SDH1)에 노출된 제1 스택 구조체(STC1)을 식각하여 제1 반도체 패턴(SP1)을 노출시키고 상기 제1 영역(NR1)에서 더미 게이트 전극(DGE) 아래에 제1 예비 채널 구조체(PST1)를 형성할 수 있다. 제1 예비 채널 구조체(PST1)은 교대로 적층된 제2 반도체 패턴들(SP2)과 제1 희생 패턴들(SP3)을 포함할 수 있다. 제1 소스/드레인 홀들(SDH1)을 통해 제1 예비 채널 구조체(PST1)의 측벽과 제1 반도체 패턴(SP1)의 상부면이 노출될 수 있다.
상기 기판(100)의 전면 상에 보호막을 콘포말하게 적층하고 이방성 식각하여 제1 소스/드레인 홀들(SDH1)의 측벽을 덮는 보호 스페이서(SSP)를 형성한다. 상기 보호 스페이서(SSP)은 제1 층간절연막(IL1) 및 상기 제1 반도체 패턴(SP1)과 식각 선택성을 가지는 물질로 형성될 수 있다. 상기 보호 스페이서(SSP)은 예를 들면 실리콘 질화물, 금속 산화물, SiON, SiOC, SiCN 또는 폴리실리콘을 포함할 수 있다. 도 10a를 C-C'선으로 자른 단면은 도 8c와 동일할 수 있다.
도 10a 내지 도 10c 및 도 11a 내지 도 11d를 참조하면, 상기 제1 영역(NR1)에서 상기 제1 소스/드레인 홀들(SDH1)을 통해 노출된 제1 반도체 패턴(SP1)을 제거하여 그 아래의 기판(100)을 노출시킨다. 이로써 상기 제1 반도체 패턴(SP1)이 있었던 곳에 제2 갭 영역(GAP2)이 형성될 수 있다. 상기 제2 갭 영역(GAP2)은 제1 예비 채널 구조체(PST1)를 구성하는 제2 반도체 패턴들(SP2) 중 최하위 것의 하부면을 노출시킬 수 있다. 상기 제2 갭 영역(GAP2)은 상기 보호 스페이서(SSP)과 상기 잔여 스페이서 패턴들(31)의 하부면들을 노출시킬 수 있다. 상기 제1 영역(NR1)에서 상기 제2 갭 영역(GAP2)은 소자분리 패턴(ST)의 측면과 기판(100)의 상부면을 노출시킨다. 1 반도체 패턴(SP1)을 제거하는 공정은 제1 등방성 식각 공정으로 진행될 수 있다. 제1 등방성 식각 공정은 건식 또는 습식으로 진행될 수 있다. 상기 제1 등방성 식각 공정에서 에천트는 상기 소자분리 패턴(ST)에 의해 제2 영역(PR1)으로 침투할 수 없다. 즉, 상기 소자분리 패턴(ST)는 상기 제1 등방성 식각 공정에서 제2 영역(PR1)을 보호하는 댐(dam) 역할을 할 수 있다. 제1 등방성 식각 공정에서 상기 보호 스페이서(SSP)는 제1 예비 채널 구조체(PST1)가 손상되는 것을 방지할 수 있다.
도 12a 내지 도 12c를 참조하면, 제2 등방성 식각 공정을 진행하여 제1 예비 채널 구조체(PST1)를 구성하는 제2 반도체 패턴들(SP2) 중 최하위 것을 제거한다. 상기 제2 반도체 패턴들(SP2)이 기판(100)과 동일한 실리콘으로 형성된 경우, 제2 등방성 식각 공정에서 상기 기판(100)의 일부도(제3 두께(TH3)만큼) 제거될 수 있다. 이로써 제2 갭 영역(GAP2)이 넓어질 수 있다. 제2 갭 영역(GAP2)에 의해 제1 예비 채널 구조체(PST1)를 구성하는 제1 희생 패턴들(SP3) 중 최하위의 것이 노출될 수 있다. 제2 등방성 식각 공정에서 상기 보호 스페이서(SSP)는 제1 예비 채널 구조체(PST1)를 구성하는 제2 반도체 패턴들(SP2) 중 최하위 것을 제외한 다른 제2 반도체 패턴들(SP2)이 식각되는 것을 방지하고 보호할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 보호 스페이서(SSP)를 제거하여 제1 예비 채널 구조체(PST1)의 측벽을 노출시킨다. 상기 보호 스페이서(SSP)는 제3 등방성 식각 공정에 의해 제거될 수 있다. 제3 등방성 식각 공정 동안 상기 제1 희생 패턴들(SP3)의 일부도 식각될 수 있다. 이로써, 상기 제1 희생 패턴들(SP3) 중 최하위의 것은 라운드진 측벽(PRCS)이 형성될 수 있다. 또한 이 위에 위치하는 상기 제1 희생 패턴들(SP3)은 오목한 측벽(PCCS)을 가질 수 있다.
본 예에서는 보호 스페이서(SSP)를 형성하는 것을 개시하였으나, 다른 예에 있어서, 상기 보호 스페이서(SSP)는 생략될 수도 있다. 이때 제1 반도체 패턴(SP1)을 구성하는 실리콘과 게르마늄의 조성은 제1 희생 패턴(SP3)을 구성하는 실리콘과 게르마늄의 조성이 다를 수 있다. 이로써 제1 반도체 패턴(SP1)은 제1 희생 패턴(SP3)과 식각 선택성을 가질 수 있다. 이로써 제1 영역(NR1)의 제1 반도체 패턴(SP1)을 제거하는 상기 제1 등방성 식각 공정에서 제1 예비 채널 구조체(PST1)는 손상되지 않을 수 있다.
또 다른 예에 있어서, 도 4a 내지 도 4c의 단계에서 제1 반도체막(SL1) 상에 바로 제2 반도체막(SL2)을 형성하지 않고, 제1 희생막(SL3)을 형성한다. 즉, 제1 반도체막(SL1)과 제1 희생막(SL3)이 접하도록 형성한다. 이와 같은 상태에서 후속 공정을 진행하면, 도 10a 내지 도 10c의 단계에서 제1 예비 채널 구조체(PST1)의 최하위 제1 희생 패턴(SP3)은 제1 반도체 패턴(SP1)과 접하게 된다. 도 10a 내지 도 10c의 보호 스페이서(SSP) 없이, 도 11a 내지 도 11c와 같이, 제1 반도체 패턴(SP1)을 제거할 때, 제1 희생 패턴들(SP3)도 일부 식각 손상되어 도 13a 및 도 13b와 같은 구조가 형성될 수 있다.
후속으로 도 14a 내지 도 14d를 참조하면, 상기 기판(100)의 전면 상에 매립 절연막을 콘포말하게 적층하여 상기 제1 소스/드레인 홀들(SDH1)을 통해 제2 갭 영역(GAP2)을 채우고, 에치백 공정을 진행하여 상기 제2 갭 영역(GAP2) 안에 하부 분리 절연 패턴(BDI)을 형성할 수 있다. 이때 에치백 정도를 조절하여 상기 하부 분리 절연 패턴(BDI)이 최하위 제1 희생 패턴(SP3)의 측벽과 접하도록 할 수 있다. 상기 에치백 공정에 의해 상기 하부 분리 절연 패턴(BDI)의 상부면은 오목하게 형성될 수 있다.
선택적 에피택시얼 성장(SEG) 공정을 진행하여 상기 제1 소스/드레인 홀들(SDH1) 안에 제1 소스/드레인 패턴들(SD1)을 형성한다. 상기 제1 소스/드레인 패턴들(SD1)은 상기 제1 예비 채널 구조체(PST1)을 구성하는 제2 반도체 패턴들(SP2) 및 제1 희생 패턴들(SP3)을 시드(seed)로 이용하여 성장될 수 있다. 상기 선택적 에피택시얼 성장(SEG) 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 상기 제1 소스/드레인 패턴들(SD1)을 형성하는 동안 인시튜로 제1 도전형의 불순물이 도핑될 수 있다.
본 예에 따른 반도체 소자의 제조 방법에서는 제3 마스크 패턴(MK3)을 이용하여 제1 소스/드레인 홀들(SDH1), 하부 분리 절연 패턴(BDI) 및 제1 소스/드레인 패턴들(SD1)을 모두 형성할 수 있다. 따라서 하부 분리 절연 패턴(BDI) 또는 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 별도의 마스크 패턴을 필요로 하지 않아 공정을 단순화시킬 수 있다.
도 14a 내지 도 14d 그리고 도 15a 내지 도 15c를 참조하면, 제1 층간절연막(IL1)을 적층하여 상기 제1 소스/드레인 홀들(SDH1)을 채운다. 그리고 제3 마스크 패턴(MK3)을 제거하여 상기 제1 층간절연막(IL1)의 상부면을 노출시킬 수 있다. 상기 제1 층간절연막(IL1) 상에 제4 마스크 패턴(MK4)을 형성한다. 상기 제4 마스크 패턴(MK4)은 제2 영역(PR1)에서 더미 게이트 전극(DGE)의 양 옆의 제2 스택 구조체(STC2)을 노출시키는 제2 개구부들(OP2)을 가지도록 형성될 수 있다. 상기 제4 마스크 패턴(MK4)을 식각 마스크로 이용하여 제1 층간절연막(IL1)을 식각하여 제2 스택 구조체(STC2)을 노출시키는 제2 소스/드레인 홀들(SDH2)을 형성한다. 도 15a를 C-C'선으로 자른 단면은 도 14c와 동일할 수 있다.
도 16a 내지 도 16c를 참조하면, 제2 소스/드레인 홀들(SDH2)을 통해 노출된 제2 스택 구조체(STC2) 식각하여 제1 반도체 패턴(SP1)을 노출시킨다. 이로써 상기 제2 영역(PR1)에서 더미 게이트 전극(DGE) 아래에 제2 예비 채널 구조체(PST2)를 형성할 수 있다. 제2 예비 채널 구조체(PST2)은 교대로 적층된 제2 반도체 패턴들(SP2)과 제1 희생 패턴들(SP3)을 포함할 수 있다. 도 16a를 C-C'선으로 자른 단면은 도 14c와 동일할 수 있다.
선택적 에피택시얼 성장(SEG) 공정을 진행하여 상기 제2 소스/드레인 홀들(SDH2) 안에 제2 소스/드레인 패턴들(SD2)을 형성한다. 상기 제2 소스/드레인 패턴들(SD2)은 제1 반도체 패턴(SP1), 그리고 상기 제2 예비 채널 구조체(PST2)을 구성하는 제2 반도체 패턴들(SP2) 및 제1 희생 패턴들(SP3)을 시드로 이용하여 형성될 수 있다. 상기 제2 소스/드레인 패턴들(SD2) 성장시에, 제1 반도체 패턴(SP1)은 스트레스 부스터(stress booster)로써 기능할 수 있다. 상기 제2 소스/드레인 패턴들(SD2)을 형성하는 동안 인시튜로 제2 도전형의 불순물이 도핑될 수 있다.
도 14c, 도 16a 내지 도 16c 그리고 도 17a 및 도 17b를 참조하면, 상기 제2 소스/드레인 홀들(SDH2)을 제1 층간절연막(IL1)으로 채운다. 제4 마스크 패턴(MK4)을 제거하고 제1 층간절연막(IL1)의 상부면을 노출시킨다. 제1 층간절연막(IL1)에 대하여 에치백 또는 연마 공정을 진행하여 상기 더미 게이트 캐핑 패턴(DGP)을 노출시킬 수 있다. 상기 더미 게이트 캐핑 패턴(DGP)과 상기 더미 게이트 전극(DGE)을 제거하여 제3 갭 영역(GAP3)을 형성한다. 이로써 도 14c의 단면과 같은 방향에서 제1 및 제2 예비 채널 구조체들(PST1, PST2)의 측벽들이 노출될 수 있다. 제1 및 제2 예비 채널 구조체들(PST1, PST2)의 제1 희생 패턴들(SP3)을 제거하여 제2 반도체 패턴들(SP2) 사이에 제4 갭 영역들(GAP4)이 형성된다. 후속으로 도 1, 2a 내지 2c를 참조하여, 통상의 공정을 통해 게이트 절연막들(GI1, GI2), 게이트 전극들(GE1, GE2), 게이트 캐핑 패턴(GP), 게이트 분리 절연 패턴(CT)등을 형성한다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서는 제1 영역(NR1)에 하부 분리 절연 패턴(BDI)을 형성하여 웰 영역을 형성할 필요가 없다. 이로써 공정을 단순화시키고 면적을 감소시켜, 수율을 향상시킬 수 있다. 또한 제2 영역(PR1)에서 제2 소스/드레인 패턴(SD2) 형성시 제1 반도체 패턴(SP1)을 스트레스 부스터로 사용할 수 있다. 이로써 PMOSFET의 성능을 향상시킬 수 있다.
도 18a은 본 발명의 실시예들에 따라 도 2a의 단면들을 가지는 반도체 소자를 제조하는 과정을 나타내는 단면도들이다. 도 18b은 본 발명의 실시예들에 따라 도 2b의 단면을 가지는 반도체 소자를 제조하는 과정을 나타내는 단면도이다.
도 18a 및 도 18b를 참조하면, 도 5a, 내지 도 5c의 단계에서, 제1 및 제2 마스크 패턴들(MK1, MK2) 및 희생 스페이서들(33)을 이용하여 제1 반도체막(SL1)과 기판(100)을 식각하여 제1 트렌치들(TR1)을 형성하는 동시에 제1 반도체 패턴들(SP1)을 형성한다. 그리고 상기 희생 스페이서들(33)을 제거하여 제1 및 제2 스택 구조체들(STC1, STC2)의 측벽들을 노출시킬 수 있다. 상기 기판(100)의 전면 상에 소자분리막(STL)을 형성하여 상기 제1 트렌치들(TR1)을 채운다. 후속으로 소자분리막(STL)에 대하여 에치백 공정을 진행하여 도 7a 내지 도 7c의 소자 분리 패턴(ST)을 형성한다. 후속으로 도 8a 내지 도 17b를 참조하여 설명한 공정들을 진행할 수 있다.
도 19a 및 도 19b는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선을 따라 자른 단면도들이다.
도 19a를 참조하면 본 예에 따른 반도체 소자에서는 제1 영역(NR1)에서 제1 게이트 전극(GE1)과 제1 소스/드레인 패턴들(SD1) 사이에는 측면 절연 패턴들(IP)이 없을 수 있다. 그 외의 구조는 도 2a를 참조하여 설명한 바와 동일할 수 있다.
도 19b를 참조하면 본 예에 따른 반도체 소자에서는 도 2a의 구조에서 제1 게이트 전극(GE1)의 최하위 제1 게이트 전극 부분(GE1(4)) 아래에 제1 채널 패턴(CH1)이 추가로 존재할 수 있다. 이로써 최하위 제1 채널 패턴(CH1)은 하부 분리 절연 패턴(BDI)와 접할 수 있다. 최하위 제1 게이트 전극 부분(GE1(4))의 측벽은 오목할 수 있다. 이때 하부 분리 절연 패턴(BDI)의 제2 절연 부분(IPN2)의 제1 두께(TH1)는 제1 반도체 패턴(SP1)의 제2 두께(TH2)와 같을 수 있다. 하부 분리 절연 패턴(BDI)의 하부면의 레벨은 제1 반도체 패턴(SP1)의 하부면의 레벨과 같을 수 있다.
도 19b의 반도체 소자는, 도 12a 내지 도 12c를 참조하여 설명한 최하위 제1 채널 패턴(CH1)과 기판(100)의 일부를 제거하는 공정을 진행하지 않고, 도 11a 내지 도 11c의 단계에서 바로 보호 스페이서(SSP)를 제거하고 하부 분리 절연 패턴(BDI)을 형성함으로써, 형성될 수 있다.
도 20a은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 20b는 본 발명의 실시예들에 따라 도 20a을 A-A'선 및 B-B'선을 따라 자른 단면도이다. 도 20c는 도 20a을 D-D'선을 따라 자른 단면도이다. 도 20a을 C-C'선을 따라 자른 단면은 도 2b와 동일할 수 있다.
도 20a 내지 도 20c를 참조하면, 본 예에 따른 반도체 소자는 도 2a 내지 도 2c의 반도체 소자에서 제1 소스/드레인 패턴(SD1)이 하부 분리 절연 패턴(BDI)를 관통한 구조를 가질 수 있다. 본 예에 있어서, 제1 영역(NR1)에서 제1 게이트 전극(GE1)아래에 제1 하부 분리 절연 패턴(BDI1)이 배치되고, 잔여 스페이서 패턴(31) 아래에 제2 하부 분리 절연 패턴(BDI2)이 배치될 수 있다. 제1 하부 분리 절연 패턴(BDI1)은 최하위 제1 게이트 전극 부분(GE1(4))의 측면을 덮을 수 있다. 제1 하부 분리 절연 패턴(BDI1)과 제2 하부 분리 절연 패턴(BDI2)은 도 20a의 평면적 관점에서 연결될 수 있다.
제1 소스/드레인 패턴(SD1)의 하부면은 제1 반도체 패턴(SP1)의 하부면 보다 낮을 수 있다. 제1 하부 분리 절연 패턴(BDI1)과 제2 하부 분리 절연 패턴(BDI2)은 각각 제1 두께(TH1)를 가질 수 있고, 제1 두께(TH1)는 제1 반도체 패턴(SP1)의 제2 두께(TH2)와 같거나 보다 두꺼울 수 있다. 제1 하부 분리 절연 패턴(BDI1)과 제2 하부 분리 절연 패턴(BDI2)의 하부면들은 제1 반도체 패턴(SP1)의 하부면과 같거나 보다 낮은 레벨을 가질 수 있다.
제1 소스/드레인 패턴(SD1) 아래에는 베리어 영역(IBR)이 배치될 수 있다. 상기 베리어 영역(IBR)은 제1 소스/드레인 패턴(SD1)에 도핑된 제1 도전형의 불순물이 도핑되되 제1 소스/드레인 패턴(SD1)에 도핑된 제1 도전형의 불순물의 농도보다 작은 농도로 도핑될 수 있다. 또는 상기 베리어 영역(IBR)에는 상기 제1 도전형과 반대되는 제2 도전형의 불순물이 도핑될 수 있다. 상기 베리어 영역(IBR)은 쇼트 채널 효과를 방지할 수 있다. 상기 베리어 영역(IBR)은 상기 기판(100) 내에 배치될 수 있다. 상기 베리어 영역(IBR)의 하단은 제1 하부 분리 절연 패턴(BDI1)의 하부면보다 낮을 수 있다. 그 외의 구성은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
도 21a은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 21b는 본 발명의 실시예들에 따라 도 21a을 A-A'선을 따라 자른 단면도이다. 도 21c는 본 발명의 실시예들에 따라 도 21a을 B-B'선을 따라 자른 단면도이다. 도 21a을 C-C'선을 따라 자른 단면은 도 2b와 동일/유사할 수 있다. 도 21a을 D-D'선을 따라 자른 단면은 도 2c와 동일/유사할 수 있다.
도 21a 내지 도 21c를 참조하면, 제1 영역(NR1)을 3개의 제1 게이트 전극들(GE1)이 가로지를 수 있다. 제2 영역(PR1)을 3개의 제2 게이트 전극들(GE2)이 가로지를 수 있다. 제1 게이트 전극들(GE1)과 제2 게이트 전극들(GE2)은 게이트 분리 절연 패턴(CT)에 의해 이격될 수 있다. 제1 게이트 전극들(GE1)의 양 옆에는 제1 소스/드레인 패턴들(SD1)이 배치될 수 있다. 상기 제1 소스/드레인 패턴들(SD1)은 하부 분리 절연 패턴(BDI)에 의해 기판(100)과 이격될 수 있다. 제2 게이트 전극들(GE2)의 양 옆에는 제2 소스/드레인 패턴들(SD2)이 배치될 수 있다. 상기 제2 소스/드레인 패턴들(SD2)은 제1 반도체 패턴(SP1)과 접할 수 있다.
도 21a 내지 도 21c의 반도체 소자는 제1 영역(NR1)에 배치되는 세 개의 NMOS 트랜지스터(NMOSFET)들과 제2 영역(PR1)에 배치되는 세 개의 PMOS 트랜지스터(PMOSFET)들을 개시하며, 이들을 이용하여 고전압에서 동작되는 고전압 트랜지스터 또는 EG(Extra gate)소자를 대체할 수 있는 SG(Single gate) 소자 회로를 구성할 수 있다.
즉, 본 예에 따른 반도체 소자에서는 제1 영역(NR1)의 제1 소스/드레인 패턴들(SD1)이 하부 분리 절연 패턴(BDI)에 의해 기판(100)으로부터 절연된다. 즉, 제1 영역(NR1)에 배치되는 NMOSFET들은 기판(100)의 웰(well)로 연결되지 않기에 punch-through leakage 위험이 없다. 이로써 Well Isolation을 형성할 필요가 없어, Well 영역의 형성을 위한 면적을 필요로 하지 않아 반도체 칩의 크기를 줄이고 고집적화가 가능하다. 또한, Well 영역의 형성 공정이 필요치 않아 전체 공정을 단순화 시킬 수 있다. 하부 분리 절연 패턴(BDI)을 이용하여, 고전압에서 동작되는 고전압 트랜지스터 또는 EG(Extra gate)소자를 복수개의 저전압 트랜지스터들 또는 SG(Single gate) 소자들로 대체시킬 수 있다. 그 외의 구조는 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판에 배치되어 상기 제1 영역과 상기 제2 영역을 한정하는 소자분리 패턴;
    상기 제1 영역에서 상기 기판 상에 배치되는 하부 분리 절연 패턴;
    상기 하부 분리 절연 패턴 상에 적층된 제1 채널 패턴들;
    상기 제1 채널 패턴들 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극은 상기 제1 채널 패턴들 중 최하위 것과 상기 하부 분리 절연 패턴 사이에 개재되는 제1 게이트 부분을 포함하고; 및
    상기 제1 게이트 전극의 양측에 위치하며 상기 제1 채널 패턴들의 측면과 접하는 제1 소스/드레인 패턴들을 포함하되,
    상기 하부 분리 절연 패턴의 하부면은 상기 소자분리 패턴의 하부면과 같거나 보다 높은 레벨을 가지고, 상기 하부 분리 절연 패턴의 상단의 레벨은 상기 제1 게이트 부분의 하부면의 레벨 보다 높은 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 영역에서 상기 기판 상에 배치되며, 상기 기판과 다른 물질을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 적층된 제2 채널 패턴들;
    상기 제2 채널 패턴들 상에 배치되는 제2 게이트 전극, 상기 제2 게이트 전극의 일부는 상기 제2 채널 패턴들 사이에 개재되고;
    상기 제2 게이트 전극의 양측에 위치하며 상기 제2 채널 패턴들의 측면과 접하는 제2 소스/드레인 패턴들을 포함하되,
    상기 하부 분리 절연 패턴의 하부면은 상기 제1 반도체 패턴의 하부면과 같거나 보다 낮은 레벨을 가지는 반도체 소자.
  3. 제2 항에 있어서,
    상기 기판은 실리콘으로 형성되고,
    상기 제1 반도체 패턴은 실리콘 게르마늄으로 형성되는 반도체 소자.
  4. 제2 항에 있어서,
    상기 제1 영역은 NMOS 영역이고,
    상기 제2 영역은 PMOS 영역인 반도체 소자.
  5. 제2 항에 있어서,
    상기 하부 분리 절연 패턴은 상기 소자분리 패턴과 접하는 제1 절연 부분, 그리고 상기 소자분리 패턴과 이격되며 상기 제1 절연 부분 위에 위치하는 제2 절연 부분을 포함하고,
    상기 제1 절연 부분의 두께는 상기 제1 반도체 패턴의 두께와 같거나 보다 두꺼운 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 게이트 부분의 측면은 라운드지며,
    상기 제1 게이트 부분의 폭은 아래로 갈수록 좁아지는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 채널 패턴들 사이에 개재되는 제2 게이트 부분들을 포함하며,
    상기 제2 게이트 부분들의 측벽들은 오목한 반도체 소자.
  8. 제1 항에 있어서,
    상기 하부 분리 절연 패턴의 하부 측벽은 상기 소자분리 패턴과 접하되, 상기 하부 분리 절연 패턴의 상부 측벽은 상기 소자분리 패턴과 이격되는 반도체 소자.
  9. 제8 항에 있어서,
    상기 하부 분리 절연 패턴의 상부 측벽과 상기 소자분리 패턴 사이에 개재되는 잔여 스페이서 패턴; 및
    상기 제1 게이트 전극의 측벽을 덮는 제1 게이트 스페이서를 더 포함하되,
    상기 잔여 스페이서 패턴은 상기 제1 게이트 스페이서와 같은 물질로 형성되는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 게이트 전극의 측벽을 덮는 제1 층간절연막을 더 포함하되,
    상기 잔여 스페이서 패턴은 속이 빈 컵 모양의 단면을 가지며, 상기 제1 층간절연막의 일부는 상기 잔여 스페이서 패턴의 내부를 채우는 반도체 소자.
  11. 제1 항에 있어서,
    상기 제1 소스/드레인 패턴들의 하부면은 상기 하부 분리 절연 패턴과 접하며, 상기 하부 분리 절연 패턴에 의해 상기 기판과 이격되는 반도체 소자.
  12. 제1 항에 있어서,
    상기 제1 소스/드레인 패턴들과 상기 기판 사이에 개재되는 베리어 영역을 더 포함하되,
    상기 제1 소스/드레인 패턴들은 상기 하부 분리 절연 패턴의 측면과 접하며,
    상기 제1 소스/드레인 패턴들에는 제1 도전형의 제1 불순물이 제1 농도로 도핑되고,
    상기 베리어 영역에는 상기 제1 불순물이 상기 제1 농도보다 작은 제2 농도로 도핑되거나, 상기 제1 도전형과 반대되는 제2 도전형의 제2 불순물이 도핑되는 반도체 소자.
  13. 제1 항에 있어서,
    상기 제1 소스/드레인 패턴들의 외측벽은 상기 하부 분리 절연 패턴의 상부 측벽과 정렬되는 반도체 소자.
  14. 제1 항에 있어서,
    상기 제1 소스/드레인 패턴들은 상기 소자분리 패턴과 이격되는 반도체 소자.
  15. 제1 항에 있어서,
    상기 제1 게이트 부분과 상기 하부 분리 절연 패턴 사이에 개재되는 측면 절연 패턴을 더 포함하는 반도체 소자.
  16. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판에 배치되어 상기 제1 영역과 상기 제2 영역을 한정하는 소자분리 패턴;
    상기 제1 영역에서 상기 기판 상에 배치되며 상기 소자분리 패턴과 접하는 하부 분리 절연 패턴;
    상기 제2 영역에서 상기 기판 상에 배치되며, 상기 기판과 다른 물질을 포함하되 상기 소자 분리 패턴과 접하는 제1 반도체 패턴;
    상기 하부 분리 절연 패턴 상에 적층된 제1 채널 패턴들;
    상기 제1 반도체 패턴 상에 적층된 제2 채널 패턴들;
    상기 제1 채널 패턴들 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극의 일부는 상기 제1 채널 패턴들 사이에 개재되고;
    상기 제2 채널 패턴들 상에 배치되는 제2 게이트 전극, 상기 제2 게이트 전극의 일부는 상기 제2 채널 패턴들 사이에 개재되고;
    상기 제1 게이트 전극의 양측에 위치하며 상기 제1 채널 패턴들의 측면과 접하는 제1 소스/드레인 패턴들; 및
    상기 제2 게이트 전극의 양측에 위치하며 상기 제2 채널 패턴들의 측면과 접하는 제2 소스/드레인 패턴들을 포함하되,
    상기 하부 분리 절연 패턴의 하부면은 상기 소자분리 패턴의 하부면과 같거나 보다 높은 레벨을 가지고, 제1 반도체 패턴의 하부면과 같거나 보나 낮은 레벨을 가지는 반도체 소자.
  17. 제16 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 채널 패턴들 중 최하위 것과 상기 하부 분리 절연 패턴 사이에 개재되는 제1 게이트 부분을 포함하고,
    상기 하부 분리 절연 패턴의 상단의 레벨은 상기 제1 게이트 부분의 하부면의 레벨 보다 높은 반도체 소자.
  18. 제17 항에 있어서,
    상기 제1 게이트 부분의 측면은 라운드지며,
    상기 제1 게이트 부분의 폭은 아래로 갈수록 좁아지는 반도체 소자.
  19. NMOS 영역 및 PMOS 영역을 포함하는 기판;
    상기 기판에 배치되어 상기 NMOS 영역과 상기 PMOS 영역을 한정하는 소자분리 패턴;
    상기 NMOS 영역에서 상기 기판 상에 배치되며 상기 소자분리 패턴과 접하는 하부 분리 절연 패턴;
    상기 PMOS 영역에서 상기 기판 상에 배치되며, 상기 기판과 다른 물질을 포함하되 상기 소자 분리 패턴과 접하는 실리콘 게르마늄 패턴;
    상기 하부 분리 절연 패턴 상에 적층된 제1 채널 패턴들;
    상기 실리콘 게르마늄 패턴 상에 적층된 제2 채널 패턴들;
    상기 제1 채널 패턴들 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극의 일부는 상기 제1 채널 패턴들 사이에 개재되고;
    상기 제2 채널 패턴들 상에 배치되는 제2 게이트 전극, 상기 제2 게이트 전극의 일부는 상기 제2 채널 패턴들 사이에 개재되고;
    상기 제1 게이트 전극의 양측에 위치하며 상기 제1 채널 패턴들의 측면과 접하는 제1 소스/드레인 패턴들; 및
    상기 제2 게이트 전극의 양측에 위치하며 상기 제2 채널 패턴들의 측면과 접하는 제2 소스/드레인 패턴들을 포함하되,
    상기 제1 소스/드레인 패턴들은 상기 하부 분리 절연 패턴에 의해 상기 기판과 이격되고,
    상기 하부 분리 절연 패턴은 상기 소자분리 패턴과 접하는 제1 절연 부분, 그리고 상기 소자분리 패턴과 이격되며 상기 제1 절연 부분 위에 위치하는 제2 절연 부분을 포함하고,
    상기 제1 절연 부분의 두께는 상기 실리콘 게르마늄 패턴의 두께와 같거나 보다 두꺼운 반도체 소자.
  20. 제19 항에 있어서,
    상기 제2 절연 부분과 상기 소자분리 패턴 사이에 개재되는 잔여 스페이서 패턴; 및
    상기 제1 게이트 전극의 측벽을 덮는 제1 게이트 스페이서를 더 포함하되,
    상기 잔여 스페이서 패턴은 상기 제1 게이트 스페이서와 같은 물질로 형성되는 반도체 소자.
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