TW202006947A - 製造半導體元件之方法以及半導體元件 - Google Patents

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Abstract

一種半導體元件包括在第一方向上延伸之複數個第一奈米線結構，第一奈米線結構設置在一半導體基板之一第一區域之上。每一第一奈米線結構中包括在實質上垂直於第一方向之第二方向上佈置的複數個奈米線。奈米線堆疊絕緣層位在基板與每一奈米線結構最靠近基板的奈米線之間。至少一個第二奈米線結構被設置在半導體基板之第二區域之上，且淺溝槽隔離層處在半導體基板之第一區域與第二區域之間。

Description

製造半導體元件之方法以及半導體元件
本揭露係關於製造半導體積體電路之方法，特別是關於製造包括鰭場效應電晶體(FinFET)及/或閘極全繞(GAA)FET之半導體元件的方法，以及半導體元件。
隨著半導體工業已進入奈米技術製程節點以追求更高之元件密度、更高之效能及更低之成本，來自製造及設計問題的挑戰已導致了三維設計之開發，諸如，多閘極場效應電晶體(FET)，其包括鰭FET(FinFET)及閘極全繞(GAA)FET。在FinFET中，閘極鄰近通道區域之三個側表面，其中閘極介電層插入其間。因為閘極結構圍繞(環繞)三個表面上之鰭，所以電晶體基本上具有控制穿過鰭或通道區域之電流的三個閘極。第四側(通道之底部部分)進一步遠離閘極並因此不受閘極嚴格控制。相對而言，在GAA FET中，通道區域之所有側表面均被閘極圍繞。隨著電晶體尺寸不斷縮小到低於10nm至15nm之技術節點，需要進一步改良FinFET及GAA FET。
10‧‧‧半導體基板/基板
12‧‧‧雜質離子(摻雜劑)
15‧‧‧鰭結構
20‧‧‧台面結構
20'‧‧‧台面結構
25‧‧‧光阻劑圖案/BARC層
30‧‧‧奈米線/第一半導體層
35‧‧‧奈米線/第二半導體層
40‧‧‧硬遮罩層
45‧‧‧第一遮罩層
50‧‧‧第二遮罩層
55‧‧‧絕緣襯裏層
60‧‧‧淺溝槽隔離層/第一絕緣材料層
65‧‧‧額外襯裏層
85‧‧‧犧牲閘極介電層
90‧‧‧犧牲導電層/犧牲閘極層
95‧‧‧上部絕緣層
110‧‧‧側壁間隔物層
117‧‧‧奈米線堆疊絕緣層
120‧‧‧源極/汲極磊晶層
120'‧‧‧源極/汲極磊晶層
125‧‧‧接觸蝕刻終止層(CESL)
130‧‧‧層間介電質(ILD)層
135‧‧‧閘極空間
155‧‧‧閘極介電層
165‧‧‧功函數調整層
170‧‧‧閘極層
205‧‧‧第一區域
205'‧‧‧第二區域
210‧‧‧第三區域
215‧‧‧凹槽
220‧‧‧奈米線結構
220'‧‧‧奈米線結構
300‧‧‧方法
400‧‧‧方法
500‧‧‧方法
600‧‧‧方法
S310‧‧‧操作
S320‧‧‧操作
S330‧‧‧操作
S340‧‧‧操作
S410‧‧‧操作
S420‧‧‧操作
S430‧‧‧操作
S440‧‧‧操作
S450‧‧‧操作
S510‧‧‧操作
S520‧‧‧操作
S530‧‧‧操作
S540‧‧‧操作
S550‧‧‧操作
S560‧‧‧操作
S570‧‧‧操作
S610‧‧‧操作
S620‧‧‧操作
S630‧‧‧操作
S640‧‧‧操作
S650‧‧‧操作
S660‧‧‧操作
當結合附圖閱讀時得以自以下詳細描述最佳地理解本揭露。應強調，根據工業中之標準實務，各種特徵未按比例繪製且僅用於說明目的。事實上，為了論述之清楚可任意地增大或減小各種特徵之尺寸。
圖1為根據本揭露之實施例之半導體元件的示意性橫截面圖。
圖2為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖3為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖4A及圖4B為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的圖。圖4A為立體視圖。圖4B為沿圖4A之線A-A'的橫截面圖。
圖5A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖5B為沿圖5A之線B-B'的橫截面圖。
圖6A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖6B為沿圖6A之線C-C'的橫截面圖。
圖7A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖7B為沿圖7A之線D-D'的橫截面圖。
圖8A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖8B為沿圖8A之線E-E'的橫截面圖。
圖9A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖9B為沿圖9A之線F-F'的橫截面圖。
圖10A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖10B為沿圖10A之線G-G'的橫截面圖。
圖11A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖11B為沿圖11A之線H-H'的橫截面圖。
圖12A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖12B為沿圖12A之線J-J'的橫截面圖。
圖13A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖13B為沿圖13A之線K-K'的橫截面圖。
圖14A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖14B為沿圖14A之線L-L'的橫截面圖。
圖15A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖15B為沿圖15A之線M-M'的橫截面圖。
圖16A為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的立體視圖。
圖16B為沿圖16A之線N-N'的橫截面圖。
圖16C為沿圖16A之線O-O’的橫截面圖。
圖16D為沿16A之線P-P'的橫截面圖。
圖17為根據本揭露之實施例的製造半導體元件之方法的流程圖。
圖18為根據本揭露之實施例的製造半導體元件之方法的流程圖。
圖19為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖20為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖21為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖22為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖23為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖24為根據本揭露之另一實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖25為根據本揭露之另一實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖26為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖27為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖28為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖29為根據本揭露之另一實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
圖30為根據本揭露之實施例的製造半導體元件之方法的流程圖。
圖31為根據本揭露之實施例的製造半導體元件之方法的流程圖。
應理解，以下揭示內容提供了用於實施本揭露之不同特徵的許多不同實施例，或實例。以下描述部件及佈置之特定實施例或實例，以簡化本揭露。當然，此些僅為實例且並不意欲為限制性的。舉例而言，元件之尺寸並不限於所揭示之範圍或值，而是可視製程條件及/或元件之所需性質而定。此外，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一及第二特徵直接接觸形成之實施例，且亦可包括其中額外特徵可插入第一及第二特徵之間形成而使得第一及第二特徵可不直接接觸的實施例。為了簡化和清楚起見，可以以不同比例任意地繪製各種特徵。
另外，本文中可使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」及其類似者的空間相對術語，以便於描述一個元件或特徵相對於另一(另外)元件或特徵之關係，如在諸圖中所說明。除了諸圖中所描繪之定向以外，空間相對術語旨在涵蓋元件在使用或操作中之不同定向。裝置可以其他方式定向(旋轉90度或在其他定向上)，且本文所使用之空間相對描述詞可同樣相應地作出解釋。另外，術語「由……製成」可意謂「包含」抑或「由……組成」。在本揭露中，短語「A、B及C中之一者」意謂「A、B及/或C」(A、B、C、A及B、A及C、B及C，或者A、B及C)，且除非另外描述否則並不意謂來自A之一個元件、來自B之一個元件以及來自C之一個元件。
在本揭露中，提供用於製造GAA FET及堆疊通道FET之方法。應注意，在本揭露中，源極及汲極是可互換使用的，且其結構實質上亦如此。
隨著半導體元件大小減小，在形成高深寬比鰭或奈米線結構方面出現困難。鰭結構或奈米線結構高度包括主動區域或結構之上部部分的高度以及淺溝槽隔離區域之高度。為了形成高深寬比之結構，需要基板之深度蝕刻。在形成高深寬比之鰭或奈米線結構時，所需要之蝕刻總量難以控制。本揭露之實施例解決了如本文中所闡述之此些問題。
圖1為根據本揭露之實施例之半導體元件的示意性橫截面圖。根據本揭露之一些實施例的半導體元件包括由半導體基板10形成之複數個台面結構20、20’。在台面結構20、 20’之上形成沿X方向佈置之複數個奈米線結構220。奈米線結構220包括沿著Z方向實質上彼此平行地堆疊之複數個奈米線30。在台面結構20之間的半導體基板10中形成淺溝槽隔離層(或隔離絕緣層)60。在一些實施例中，藉由淺溝槽隔離層60將個別奈米線結構220與台面結構20、20’分離開。
圖2至圖16D說明根據本揭露之實施例的製造GAA FET半導體元件之方法。如圖2中所示，將雜質離子(摻雜劑)12植入矽基板10中以形成井區域。執行離子植入以防止穿透效應。在一個實施例中，基板10在至少其表面上包括單晶半導體層。基板10可包含單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在一個實施例中，基板10由Si製成。
基板10可在其表面區域中包括一或多個緩衝層(未圖示)。緩衝層可用以逐漸地將晶格常數從基板之晶格常數改變為源極/汲極區域之晶格常數。緩衝層可由磊晶生長之單晶半導體材料形成，諸如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在特定實施例中，基板10包括磊晶生長在矽基板上之矽鍺(SiGe)緩衝層。對於最頂部緩衝層而言，SiGe緩衝層之鍺濃度可自最底部緩衝層之30原子%鍺增大至最頂部緩衝層之70原子%鍺。在本揭露之一些實施例中，基板10包括已適當摻雜有雜質之各種區域(例如，p型或n型導電性)。例如，摻雜劑12對於n型FinFET而言為硼(BF2)且對於p型FinFET而言為磷。
在圖3中，在基板10之上形成由不同材料製成之第一半導體層30及第二半導體層35之交替堆疊。第一半導體層30及第二半導體層35是由具有不同晶格常數之材料形成，且在本揭露之一些實施例中包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP之一或多個層。
在一些實施例中，第一半導體層30及第二半導體層35由Si、Si化合物、SiGe、Ge或Ge化合物形成。在一個實施例中，第一半導體層30為Si1-xGex，其中x大於約0.3，或Ge(x=1.0)，且第二半導體層35為Si或Si1-yGey，其中y小於約0.4且x>y。在本揭露中，「M」化合物或「M基化合物」意謂化合物之主要成分為M。
在另一實施例中，第二半導體層35為Si1-yGey，其中y大於約0.3，或Ge，且第一半導體層30為Si或Si1-xGex，其中x小於約0.4且x<y。在又一實施例中，第一半導體層30由Si1-xGex製成，其中x在約0.3至約0.8之範圍內，且第二半導體層35由Si1-xGex製成，其中x在約0.1至約0.4之範圍內。
圖3為第一半導體層30及第二半導體層35之五個層。然而，層之數目並不限於五，且在一些實施例中可以小至1(每一者一層)，或第一及第二半導體層中之每一者為2至10層。藉由調整堆疊層之數目，可調整GAA FET元件之驅動電流。
第一半導體層30及第二半導體層35磊晶形成於基板10之上。第一半導體層30之厚度可等於、大於或小於第 二半導體層30之厚度，且在一些實施例中在自約2nm至約40nm之範圍中，在其他實施例中在自約3nm至約30nm之範圍中，且在其他實施例中在約5nm至約10nm之範圍中。第二半導體層35之厚度在一些實施例中在自約2nm至約40nm之範圍中，在其他實施例中在自約3nm至約30nm之範圍中，且在其他實施例中在約5nm至約10nm之範圍中。在一些實施例中，底部之第一半導體層30(最靠近基板10之層)比剩餘之第一半導體層30厚。底部之第一半導體層30之厚度在一些實施例中在自約10nm至約40nm之範圍中，或在其他實施例中在自約10nm至約30nm之範圍中。
另外，如圖3中所示，在堆疊之第一及第二半導體層30、35之上形成硬遮罩層40。在一些實施例中，硬遮罩層40包括第一遮罩層45及第二遮罩層50。在一些實施例中第一遮罩層45為由氧化矽製成之襯墊氧化物層。第一遮罩層45可藉由熱氧化形成。在一些實施例中第二遮罩層50由氮化矽製成。可藉由以下來形成第二遮罩層50：化學氣相沉積(CVD)，其包括低壓CVD(LPCVD)及電漿增強CVD(PECVD)；物理氣相沉積(PVD)，其包括濺射；原子層沉積(ALD)；或其他合適製程。
圖4A及圖4B為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的圖。圖4A為立體視圖。圖4B為沿圖4A之線A-A'的橫截面圖。
藉由使用包括光微影及蝕刻之圖案化操作將硬遮罩層40圖案化為遮罩圖案。接下來，如圖4A及圖4B中所示， 藉由使用經圖案化之遮罩層來圖案化第一半導體層30及第二半導體層35之堆疊層，藉以使堆疊之層形成為在Y方向上延伸之複數個鰭結構15。在一些實施例中，亦蝕刻基板10之上部部分，如圖4A及圖4B中所示。在一些實施例中，基板之上部部分被蝕刻至約2nm至約40nm之深度。在圖4A及圖4B中，在X方向上佈置兩個鰭結構15。但鰭結構之數目並不限於兩個，而可多於兩個。在一些實施例中，在複數個鰭結構15之兩側上形成一或多個虛設鰭結構，以改良圖案化操作中之圖案保真度。
鰭結構15沿X方向之寬度W1在一些實施例中在自約4nm至約40nm之範圍中，在其他實施例中在自約5nm至約30nm之範圍中，且在其他實施例中在自約6nm至約20nm之範圍中。相鄰鰭結構之間的空間S1在一些實施例中範圍為自約20nm至約80nm，且在其他實施例中範圍為自約30nm至約30nm。鰭結構15沿Z方向之高度H1在一些實施例中在自約75nm至約300nm之範圍中，且在其他實施例中在自約100nm至約200nm之範圍中。
可藉由任何合適方法來圖案化鰭結構15。舉例而言，可使用一或多種光微影製程(包括雙圖案化或多圖案化製程)來圖案化此結構。實質上，雙圖案化或多圖案化製程組合了光微影及自對準製程，從而允許產生具有(例如)比使用單一、直接之光微影製程可獲得之間距小之間距的圖案。舉例而言，在一個實施例中，在基板之上形成犧牲層並使用光微影製程將其圖案化。使用自對準製程在經圖案化之犧牲層旁邊形成 間隔物。接著移除犧牲層，且可接著使用剩餘間隔物來圖案化堆疊之鰭結構15。
圖5A及圖5B為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的圖。圖5A為立體視圖。圖5B為沿圖5A之線B-B'的橫截面圖。
隨後在鰭結構15及基板10之上形成光阻劑。在一些實施例中，光阻劑為負性色調或正性抗蝕劑。使用合適光微影技術來圖案化光阻劑層，此合適光微影技術包括選擇性暴露於光化輻射，諸如深紫外輻射或極紫外輻射，以及隨後執行顯影，如圖5A及圖5B中所示。在一些實施例中，光阻劑圖案25對應於隨後形成之台面結構。光阻劑圖案25在基板10之後續蝕刻步驟期間保護鰭結構以形成台面結構20。在一些實施例中，在形成光阻劑之前，在基板10之上形成底部之抗反射塗層(BARC)。
使用經圖案化之光阻劑及/或BARC層25作為遮罩，使用合適之蝕刻操作來選擇性地蝕刻基板10，如圖6A及圖6B中所示，以形成台面結構20。圖6A為立體視圖。圖6B為沿圖6A之線C-C'的橫截面圖。用於蝕刻操作中之蝕刻劑對基板10有選擇性。藉以，鰭結構負面地受基板蝕刻操作影響。在一些實施例中，基板經蝕刻以形成凹槽215，凹槽215具有離基板10之上表面約20nm至約100之範圍內的深度H2。在其他實施例中，凹槽之深度H2範圍為自約40nm至約80nm。如圖6A及圖6B中所示，在共同台面結構20上形成複數個鰭結構15。在一些實施例中，無凹槽形成在共同台面結構20上之相鄰鰭結 構15之間。在圖6A及圖6B中為了共同台面結構20上之兩個鰭結構15，但在一些實施例中，三個、四個、五個或更多個鰭結構15在共同台面結構20上。在一些實施例中，共同台面結構20上包括高達十個鰭結構15。
隨後移除經圖案化之光阻劑及/或BARC層。藉由合適之光阻劑剝離操作來移除經圖案化之光阻劑及/或BARC層25。在一些實施例中，使用合適溶劑來移除光阻劑及/或BARC層25。在一些實施例中，藉由氧電漿灰化操作來移除光阻劑及/或BARC層25。接著，隨後在硬遮罩層40、鰭結構15及基板10之上形成絕緣襯裏層55，如圖7A及圖7B中所示。圖7A為立體視圖。圖7B為沿圖7A之線D-D'的橫截面圖。在一些實施例中，絕緣襯裏層55共形地覆蓋硬遮罩層40、鰭結構15及基板10。在實施例中，絕緣襯裏層55由氮化物(諸如，氮化矽)、基於氮化矽之材料(例如，SiON、SiCN或SiOCN)製成。可藉由CVD、LPCVD、PECVD、PVD、ALD或其他合適製程來形成絕緣襯裏層55。在一些實施例中，絕緣襯裏層55之厚度範圍為自約1nm至約20nm。在一些實施例中，絕緣襯裏層之厚度範圍為自約3nm至約15nm。在一些實施例中，絕緣襯裏層55包括不同材料之兩個或更多個層。
在一些實施例中，在氮化物絕緣襯裏層55之上形成額外襯裏層65(諸如，氧化矽襯裏層)。可藉由CVD、LPCVD、PECVD、PVD、ALD或其他合適製程來形成額外襯裏層65。在一些實施例中，額外襯裏層65之厚度範圍為自 約1nm至約20nm。在一些實施例中，額外襯裏層65之厚度範圍為自約3nm至約15nm。
接著，在基板10之上形成包括絕緣材料之一或多個層的第一絕緣材料層60，使得鰭結構完全嵌入絕緣層中。用於第一絕緣材料層60之絕緣材料可包括藉由LPCVD、PECVD或可流動CVD形成之氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟之矽酸鹽玻璃(FSG)或低K介電材料。可在第一絕緣材料層60之形成之後執行退火操作。接著，執行平坦化操作(諸如，化學機械研磨(CMP)方法及/或回蝕方法)，以使得絕緣襯裏層55之上表面自第一絕緣材料層60暴露，如圖7A及圖7B中所示。
接著，如圖8A及圖8B中所示，移除第一絕緣材料層60之上部部分，以暴露台面20之上之鰭結構15及絕緣襯裏層55。圖8A為立體視圖。圖8B為沿圖8A之線E-E'的橫截面圖。使用合適蝕刻操作以自鰭結構15之間移除絕緣材料60之部分。填充凹槽215之第一絕緣材料層60亦稱為隔離絕緣層或淺溝槽隔離(STI)層。在一些實施例中，無淺溝槽隔離層60形成在共同台面結構20上之鰭結構15之間。
如圖9A及圖9B中所示，在鰭結構15之上形成犧牲閘極介電層85。圖9A為立體視圖。圖9B為沿圖9A之線F-F'的橫截面圖。在犧牲閘極介電層85之上形成犧牲導電層90。在一些實施例中，犧牲導電層90為犧牲閘極層，隨後其將被移除。
犧牲閘極介電層85包括絕緣材料(諸如，基於氧化矽之材料)之一或多個層。在一個實施例中，使用藉由CVD形成之氧化矽。在一些實施例中，犧牲閘極介電層85之厚度在自約1nm至約5nm之範圍中。
犧牲閘極介電層85及犧牲閘極層90形成犧牲閘極結構。藉由在鰭結構之上首先毯覆沉積犧牲閘極介電層來形成犧牲閘極結構。接著在犧牲閘極介電層上並在鰭結構之上毯覆沉積犧牲閘極層，使得鰭結構完全嵌入犧牲閘極層中。犧牲閘極層包括矽，諸如，多晶矽或非晶矽。在一些實施例中，犧牲閘極層之厚度在自約100nm至約200nm之範圍中。在一些實施例中，犧牲閘極層經受平坦化操作。使用CVD(包括LPCVD及PECVD)、PVD、ALD或其他合適製程來沉積犧牲閘極介電層及犧牲閘極層。隨後，在犧牲閘極層90之上形成上部絕緣層95。上部絕緣層95可包括一或多個層且可藉由CVD、PVD、ALD或其他合適製程形成。
接下來，使用合適之光微影及蝕刻操作在上部絕緣層95上執行圖案化操作。隨後使用合適蝕刻操作將上部絕緣層95中之圖案轉移至犧牲閘極層90(及犧牲閘極介電層85)。蝕刻操作暴露了半導體元件之源極/汲極區域。蝕刻操作移除暴露區域中之犧牲閘極層90，藉以留下覆蓋半導體元件之通道區域之犧牲閘極結構。犧牲閘極結構包括犧牲閘極介電層85及剩餘之犧牲閘極層90(例如，多晶矽)。
在形成犧牲閘極結構之後，藉由合適之光微影及蝕刻操作自源極/汲極區域移除犧牲閘極介電層85，以暴露源 極/汲極區域中之鰭結構15。接著，在已暴露之鰭結構15及犧牲閘極結構85、90之上形成一或多個側壁間隔物層110，如圖10A及圖10B中所示。圖10A為立體視圖。圖10B為沿圖10A之線G-G'的橫截面圖。側壁間隔物層110是以共形方式沉積，使得其經形成而分別在垂直表面(諸如，側壁)、水平表面以及犧牲閘極結構之頂部上具有實質上相等之厚度。在一些實施例中，側壁間隔物層110具有在自約2nm至約20nm之範圍中的厚度，在其他實施例中，側壁間隔物層具有在自約5nm至約15nm之範圍中的厚度。
在一些實施例中，側壁間隔物層110包括第一側壁間隔物層及第二側壁間隔物層。第一側壁間隔物層可包括氧化物，諸如氧化矽或任何其他合適之介電材料，且第二側壁間隔物層可包括Si3N4、SiON及SiCN中之一或多種或任何其他合適的介電材料。在一些實施例中，第一側壁間隔物層及第二側壁間隔物層是由不同材料製成，因此其可被選擇性地蝕刻。可藉由ALD或CVD，或任何其他合適方法形成第一側壁間隔物層及第二側壁間隔物層。
接著，如圖11A及圖11B中所示，側壁間隔物層110經受各向異性蝕刻，以移除形成於上部絕緣層95及鰭結構15之源極/汲極區域的側壁間隔物層以及第一隔離材料層60。圖11A為立體視圖。圖11B為沿圖11A之線H-H'的橫截面圖。
接下來，使用合適之蝕刻操作來移除鰭結構15之源極/汲極區域中的第一半導體層30或第二半導體層35，以形成奈米線結構220、220’。移除第一半導體層B0或第二半導體 層35導致分別自剩餘之第一半導體層30或第二半導體層35形成第一奈米線30及第二奈米線35。第一奈米線(或第一半導體層30)或第二奈米線(或第二半導體層)35經佈置而沿Z方向實質上彼此平行。
第一半體層30及第二半導體層35由具有不同蝕刻選擇性之不同材料製成。因此，用於第一半導體層30之合適蝕刻劑不實質上蝕刻第二半導體層35。舉例而言，當第一半導體層30為Si且第二半導體層35為Ge或SiGe時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於氫氧化銨(NH4OH)、氫氧化四甲基銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液。另一方面，當第一半導體層30為SiGe或Ge且第二半導體層35為Si時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於HF：HNO3溶液、HF：CH3COOH：HNO3或H2SO4溶液以及HF：H2O2：CH3COOH。在一些實施例中，使用乾式蝕刻技術與濕式蝕刻技術之組合來移除第一半導體層30。在一些實施例中，側壁間隔物層110之一部分保持在沿Z方向最靠近基板之奈米線30、35下方。
在一些實施例中，在單獨之操作中執行第一半導體層移除及第二半導體層移除。在一些實施例中，遮蔽第一鰭結構15並自第二未遮蔽鰭結構15移除第一半導體層30以形成第二奈米線結構220'。接著，第一鰭結構15露出，且第二奈米線結構220'被遮蔽。隨後自未遮蔽之第一鰭結構15移除第二半導體層35，從而形成第一奈米線結構22。接著第二奈米線結 構220'露出。因此，形成具有不同材料之奈米線的奈米線結構220、220’，且可以在同一台面20上形成不同元件，諸如，nFET及pFET。
在移除源極/汲極區中之第一半導體層30之後，在第一半導體層30與第二半導體層35之間沿著犧牲閘極介電層之經暴露層形成內部間隔物層115，且在基板10與第一半導體層30及第二半導體層35之間形成奈米線堆疊絕緣層117，以使源極/汲極與通道區域電隔離並與基板10電隔離。在一些實施例中，奈米線堆疊絕緣層117實質上填充最靠近基板之奈米線30、35與基板10之間的空間。在一些實施例中，內部間隔物層115實質上填充側壁間隔物110下方之奈米線30、35之間的空間(參見圖16C及圖16D)。在一些實施例中，奈米線堆疊絕緣層117及內部間隔物層115是由相同材料形成，包括氧化物(諸如，氧化矽)或氮化物(諸如，Si3N4、SiON及SiCN)，或任何其他合適之介電材料(包括低k材料)。在一些實施例中，低k材料選自由多孔二氧化矽、碳摻雜二氧化矽及氟摻雜二氧化矽所組成之群組。可藉由ALD或CVD，或任何其他合適製程形成內部間隔物層115及奈米線堆疊絕緣層。
在一些實施例中，藉由沉積及蝕刻操作形成奈米線堆疊絕緣層117。在一些實施例中，奈米線堆疊絕緣層金屬經形成而圍繞所有暴露之奈米線或形成在第一奈米線30與第二奈米線之間之空間中及第一奈米線30與第二奈米線35之間的空間中，且接著自第一奈米線30與第二奈米線35之間且自 所有奈米線周圍(除了最靠近基板之奈米線30、35與基板10之間)移除奈米線堆疊絕緣材料。
隨後，形成源極/汲極磊晶層120,120'，如圖11A及圖11B中所示，藉以形成源極/汲極。源極/汲極磊晶層120,120'包括用於n通道FET之Si、SiP、SiC及SiCP的一或多個層或用於p通道FET之Si、SiGe、Ge。對於P通道FET而言，在源極/汲極中亦可含有硼(B)。藉由使用CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成源極/汲極磊晶層120。在一些實施例中，將源極/汲極設置在閘極結構之相對側上的奈米線結構之上。源極/汲極磊晶層120,120'在第一半導體層30及第二半導體35上生長。在一些實施例中，源極/汲極磊晶層120,120'環繞第一及第二半導體層(奈米線)30、35之暴露部分。在一些實施例中，相鄰鰭結構上之已生長之源極/汲極磊晶層120,120'彼此合併。在一些實施例中，源極/汲極磊晶層120具有菱形形狀、六邊形形狀、其他多邊形形狀或半圓形形狀之橫截面。在一些實施例中，一個源極/汲極層120用於pFET，且另一源極/汲極層120'用於nFET，或反之亦然。
在一些實施例中，奈米線堆疊絕緣層117僅形成在基板10與最靠近基板10的之第一半導體層30之間，而不形成在基板10與最靠近基板之第二半導體層35之間，如圖12A及圖12B中所示，藉以使包括第一奈米線30之奈米線結構220與基板10隔離開。圖12A為立體視圖。圖12B為沿圖12A之線J-J'的橫截面圖。
隨後，在源極/汲極層120,120'、淺溝槽隔離層60及側壁間隔物層110之側壁上形成接觸蝕刻終止層(CESL)125，且接著在源極/汲極區域之上形成層間介電質(ILD)層130，如圖13A及圖13B中所示。圖13A為立體視圖。圖13B為沿圖13A之線K-K'的橫截面圖。
在一些實施例中覆蓋源極/汲極區域之CESL 125具有約1nm至約15nm之厚度。CESL 125可包括Si3N4、SiON、SiCN或任何其他合適材料，且可藉由CVD、PVD或ALD形成。用於ILD層130之材料包括包含Si、O、C及/或H之化合物，諸如，氧化矽、SiCOH及SiOC。諸如聚合物之有機材料可用於ILD層130。在形成ILD層130之後，執行諸如化學機械研磨(CMP)之平坦化操作，使得犧牲閘極層90之頂部部分被暴露。CMP亦移除側壁間隔物層110之一部分，以及覆蓋犧牲閘極層90之上表面的上部絕緣層95。
接著，移除犧牲閘極結構85,90，藉以形成閘極空間135，其中鰭結構15之通道區域被暴露，如圖14A及圖14B中所示。圖14A為立體視圖。圖14B為沿圖14A之線L-L'的橫截面圖。在移除犧牲閘極結構期間，ILD層130保護源極/汲極層120,120'。可使用電漿乾式蝕刻及/或濕式蝕刻來移除犧牲閘極層90。當犧牲閘極層90為多晶矽且ILD層130為氧化矽時，可使用諸如四甲基氫氧化銨(TMAH)溶液之濕式蝕刻劑來選擇性地移除犧牲閘極層90。藉由使用合適電漿乾式蝕刻及/或濕式蝕刻操作來移除犧牲閘極介電層85。
參照圖15A及圖15B，使用合適蝕刻操作移除鰭結構15之通道區域中的第一半導體層30或第二半導體層35，以形成由第一半導體層或奈米線30抑或第二半導體層或奈米線35(其經佈置而沿Z方向實質上彼此平行)之堆疊製成的奈米線結構220、220’。圖15A為立體視圖。圖15B為沿圖15A之線M-M'的橫截面圖。如前述圖11A及圖11B所述，第一及第二半導體層移除是在單獨之操作中執行，其中在一個操作中移除第一半導體層30且在另一操作中移除第二半導體層35。
第一半導體層30及第二半導體層35由具有不同蝕刻選擇性之不同材料製成。因此，用於第一半導體層30之合適蝕刻劑不實質上蝕刻第二半導體層35。舉例而言，當第一半導體層30為Si且第二半導體層35為Ge或SiGe時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於氫氧化銨(NH4OH)、氫氧化四甲基銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液。另一方面，當第一半導體層30為SiGe或Ge且第二半導體層35為Si時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於HF：HNO3溶液、HF：CH3COOH：HNO3或H2SO4溶液以及HF：H2O2：CH3COOH。在一些實施例中，使用乾式蝕刻技術與濕式蝕刻技術之組合來移除第一半導體層30及第二半導體層35。
將通道區域中之半導體奈米線35的橫截面形狀為為矩形，但其可為任何多邊形形狀(三角形、菱形等)、具有圓角之多邊形形狀、圓形或橢圓形(垂直地或水平地)。
在形成第一半導體層30及第二半導體層35之半導體奈米線之後，圍繞通道區域奈米線30、35中之每一者形成閘極介電層155，如圖16A至圖16D中所示。圖16A為立體視圖。圖16B為沿圖16A之線N-N'的橫截面圖。圖16C為沿線O-O'之橫截面圖。圖16D為沿線P-P'之橫截面圖。
在特定實施例中，閘極介電層155包括一或多層介電材料，諸如，氧化矽、氮化矽或高k介電材料、其他合適介電材料，及/或其組合。高k介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適高k介電材料，及/或其組合。在一些實施例中，閘極介電層155包括形成在通道層與介電材料之間的介面層。
閘極介電層155可藉由CVD、ALD或任何合適方法形成。在一個實施例中，使用諸如ALD之高度共形沉積製程來形成閘極介電層155，以便確保在每個通道層周圍形成具有均勻厚度之閘極介電層。在一些實施例中，閘極介電層155之厚度在自約1nm至約6nm之範圍中。在一些實施例中，閘極介電層155充當使奈米線堆疊與基板隔離開之奈米線堆疊絕緣層。
在一些實施例中，在形成了閘極介電層155之後，在閘極空間135中之閘極介電層155之上形成閘極層170。閘極層170形成於閘極介電層155上以圍繞或環繞每一奈米線30、35。
閘極層170包括一或多層導電材料，諸如，鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料及/或其組合。
閘極層170可藉由CVD、ALD、電鍍或其他合適方法形成。在一些實施例中，閘極層170亦沉積在ILD層130之上表面上，且接著藉由使用(例如)CMP將形成於ILD層130上之閘極層之部分平坦化，直至揭露ILD層130之頂表面為止。
在本揭露之一些實施例中，一或多個阻障層及/或功函數調整層165插入在閘極介電層155與閘極層170之間。在一些實施例中，阻障層由導電材料製成，諸如，TiN或TaN之單層或TiN與TaN兩者之多層。
在本揭露之一些實施例中，一或多個功函數調整層165插入在閘極介電層155或阻障層與閘極層170之間。功函數調整層由導電材料製成，諸如，TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之單層，或此些材料中之兩者或兩者以上的多層。對於n通道FET而言，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中之一或多者作為功函數調整層，且對於p通道FET而言，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中之一或多者作為功函數調整層。可藉由ALD、PVD、CVD、電子束蒸發或其他合適製程來形成功函數調整層。另外，可針對n通道FET及p通道FET單獨地形成功函數調整層，其可使用不同金屬層作為閘極層170。
應理解，根據所揭示方法形成之GAA FET經歷進一步之互補金屬氧化物半導體(CMOS)製程以形成各種特徵，諸如，帽絕緣層、觸點/介層孔、矽化物層、互連金屬層、介電層、鈍化層、具有信號線之金屬化層等。
本揭露之一個實施例為根據圖17中所說明之流程圖製造半導體元件的方法300。方法包括在半導體基板之上形成複數個鰭結構的操作S310。複數個鰭結構在半導體基板之第一區域上在第一方向上延伸，複數個鰭結構是沿實質上垂直於第一方向之第二方向佈置，且鰭結構中之每一者包含第一半導體層及第二半導體層之交替堆疊，第一半導體層及第二半導體層是在實質上垂直於第一方向及第二方向之第三方向上佈置(例如，參見圖4A至圖4B)。第一半導體層及第二半導體層由不同材料製成。在操作S320中移除半導體基板之部分。經移除之半導體基板之部分是在半導體基板之第二區域中，第二區域位於半導體基板之第一區域沿第二方向的相對層上(例如，參見圖6A至圖6B)。在一些實施例中，如下來移除半導體基板之部分：在鰭結構之上形成光阻劑及/或BARC層；圖案化光阻劑及/或BARC層以使得待移除之基板之部分不被光阻劑及/或BARC層覆蓋；執行蝕刻操作以移除未被光阻劑及/或BARC層覆蓋的基板之部分至特定深度；以及在蝕刻基板之後移除覆蓋鰭結構之剩餘光阻劑，藉以在共同台面結構上形成複數個鰭結構。在操作S330中，自待形成閘極結構之區域中的複數個鰭結構中之每一者移除第一半導體層或第二半導體層(例如，參見圖15A及圖15B)。接著，在操作S340 中在第一半導體層或第二半導體層之上形成閘極結構。閘極結構環繞第一半導體層抑或第二半導體層(例如，參見圖16A至圖16D)。在一些實施例中，閘極結構定義半導體元件之通道區域。
本揭露之另一實施例為根據圖18中所說明之流程圖製造半導體元件之方法400。方法包括在半導體基板之上形成複數個交替之第一半導體層及第二半導體層的操作S410(例如，參見圖3)。第一半導體層及第二半導體層由不同材料製成。在操作S420中，自複數個交替之第一半導體層及第二半導體層形成複數個第一鰭結構。複數個鰭在第一方向上延伸且沿著實質上垂直於第一方向之第二方向佈置(例如，參見圖4A及圖4B)。接下來，在操作S430中如下自半導體基板形成台面結構：在鰭結構之上形成光阻劑及/或BARC層；圖案化光阻劑及/或BARC層以使得隨後待移除之基板之部分不被光阻劑及/或BARC層覆蓋；執行蝕刻操作以移除未被光阻劑及/或BARC層覆蓋的基板之部分至特定深度；以及在蝕刻基板之後移除覆蓋鰭結構之剩餘光阻劑。在台面結構之上沉積複數個第一鰭結構(例如，參見圖6A及圖6B)。在操作S440中，移除來自複數個鰭結構中之每一者的第一半導體層或第二半導體層以形成複數個第一奈米線結構。在待形成閘極結構之區域中移除第一或第二半導體層。每一奈米線結構包括在實質上垂直於第一及第二方向之第三方向上佈置之複數個奈米線(例如，參見圖15A及圖15B)。在操作S450中，在基板與奈 米線堆疊結構中之在第三方向上最靠近基板的奈米線之間形成奈米線堆疊絕緣層(例如，參見圖16A及圖16B)。
圖19至圖29說明根據本揭露之實施例的製造GAA FET半導體元件之另一方法。以圖3之結構開始，在基板10之上形成由不同材料製成之第一半導體層30及第二半導體層35的交替堆疊，此結構經圖案化以形成複數個鰭結構15，如圖19中所示。圖19為為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。
藉由使用包括光微影及蝕刻之圖案化操作將硬遮罩層40圖案化為遮罩圖案。接著，藉由使用經圖案化之遮罩層來圖案化第一半導體層30及第二半導體層35之堆疊層以及下伏基板10，藉以使堆疊層及基板之部分形成為在基板10之第一區域205之上沿著X方向佈置的複數個第一鰭結構15，以及在基板10之第二區域205'之上佈置的第二複數個鰭結構15。基板10之第一區域205及第二區域205'藉由介入之第三區域210分隔開。在圖19中，兩個鰭結構15被包括在複數個第一鰭結構及第二複數個鰭結構中。但每一複數個鰭結構中的鰭結構之數目並不限於兩個，而可多於兩個。在一些實施例中，在複數個鰭結構15之兩側上形成一或多個虛設鰭結構，以改良圖案化操作中之圖案保真度。
鰭結構15沿X方向之寬度、高度及間距可在本文中參考圖4B所揭示之範圍內。如本文中先前所解釋，可藉由任何合適方法來圖案化鰭結構15。
圖20為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。使用合適光微影及蝕刻操作，沿X方向在第一區域205及第二區域205'之兩側上移除基板10之部分，藉以形成台面結構20、20’。在一些實施例中，藉由在鰭結構15之上形成光阻劑及/或BARC層的操作來形成台面結構20、20’。圖案化光阻劑及/或BARC層，使得暴露第一區域205及第二區域205'之兩側上的基板部分。隨後使用合適蝕刻操作來蝕刻暴露之第一區域205及第二區域205'，且使用合適移除操作(諸如，光阻劑剝離或氧電漿灰化)移除經圖案化之光阻劑及/或BARC層。在一些實施例中，基板經蝕刻以在基板之第三區域210中形成凹槽215，凹槽215具有離基板10之上表面約20nm至約100之範圍中的深度H2，如參考圖6B所解釋。在其他實施例中，凹槽之深度範圍為自約40nm至約80nm。如圖20中所示，在基板之區域205之上的共同台面結構20上形成複數個第一鰭結構15，且在基板之區域205'之上的共同台面結構20'上形成第二複數個鰭結構15。在一些實施例中，無凹槽形成在共同台面結構20、20’上之相鄰鰭結構15之間。
隨後在硬遮罩層40、鰭結構15及基板10之上形成絕緣襯裏層55，如圖21中所示。圖21為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。在一些實施例中，絕緣襯裏層55共形地覆蓋硬遮罩層40、鰭結構15及基板10。在實施例中，絕緣襯裏層55由氮化物(諸如，氮化矽)、基於氮化矽之材料(例如，SiON、SiCN或SiOCN) 或氮化碳製成。可藉由CVD、LPCVD、PECVD、PVD、ALD或其他合適製程來形成絕緣襯裏層55。在一些實施例中，絕緣襯裏層55之厚度範圍為自約1nm至約20nm。在一些實施例中，絕緣襯裏層之厚度範圍為自約3nm至約15nm。在一些實施例中，絕緣襯裏層55包括不同材料之兩個或更多個層。
在一些實施例中，在氮化物絕緣襯裏層55之上形成額外襯裏層65(諸如，氧化矽襯裏層)。可藉由CVD、LPCVD、PECVD、PVD、ALD或其他合適製程來形成額外襯裏層65。在一些實施例中，額外襯裏層65之厚度範圍為自約1nm至約20nm。在一些實施例中，額外襯裏層65之厚度範圍為自約3nm至約15nm。
接著，在基板10之上形成包括絕緣材料之一或多個層的第一絕緣材料層60，使得鰭結構完全嵌入絕緣層中。用於第一絕緣材料層60之絕緣材料可包括藉由LPCVD、PECVD或可流動CVD形成之氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟之矽酸鹽玻璃(FSG)或低K介電材料。可在絕緣材料層60之形成之後執行退火操作。接著，執行平坦化操作(諸如，化學機械研磨(CMP)方法及/或回蝕方法)，以使得絕緣襯裏層55之上表面自第一絕緣材料層60暴露。
接著，如圖22中所示，移除第一絕緣材料層60之上部部分，從而使第一結構15及絕緣襯裏層55暴露在台面20、20’之上。圖22為根據本揭露之實施例的製造GAA FET半導體元件之各種階段中之一者的橫截面圖。使用合適蝕刻操作以自鰭結構15之間移除絕緣材料60之部分。填充凹槽215之 第一絕緣材料層60亦稱為隔離絕緣層或淺溝槽隔離(STI)層。在一些實施例中，無淺溝槽隔離層60形成在共同台面結構20、20’上之鰭結構15之間。
圖23為根據本揭露之實施例的沿著製造GAA FET半導體元件之各種階段中之一者之源極/汲極區域的橫截面圖。如圖23中所示，使用合適蝕刻操作來移除鰭結構15之源極/汲極區域中的第一半導體層30或第二半導體層35，以形成奈米線結構220、220’。移除第一半導體層30或第二半導體層35導致分別自剩餘之第一半導體層30或第二半導體層35形成第一奈米線30及第二奈米線35。第一奈米線(或第一半導體層30)或第二奈米線(或第二半導體層)35經佈置而沿Z方向實質上彼此平行。
第一半導體層30及第二半導體層35由具有不同蝕刻選擇性之不同材料製成。因此，用於第一半導體層30之合適蝕刻劑不實質上蝕刻第二半導體層35。舉例而言，當第一半導體層30為Si且第二半導體層35為Ge或SiGe時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於氫氧化銨(NH4OH)、氫氧化四甲基銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液。另一方面，當第一半導體層30為SiGe或Ge且第二半導體層35為Si時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於HF：HNO3溶液、HF：CH3COOH：HNO3或H2SO4溶液以及HF：H2O2：CH3COOH。在一些實施例中，使用乾式蝕刻技術與濕式蝕刻技術之組合來移除第一半導體層30。在一些實施例 中，側壁間隔物層110之一部分保持在沿Z方向最靠近基板之奈米線30、35下方。
在一些實施例中，在移除第一或第二半導體層之前，執行如下操作：形成犧牲閘極介電層；形成犧牲閘極層；形成上部絕緣層；以及形成側壁間隔物層，如前述圖9A至圖11B所述。
在一些實施例中，在單獨之操作中執行第一半導體層移除及第二半導體層移除。在一些實施例中，遮蔽第一鰭結構15並自第二未遮蔽鰭結構15移除第一半導體層30以形成第二奈米線結構220'。接著，第一鰭結構15露出，且第二奈米線結構220'被遮蔽。隨後自未掩蔽之第一鰭結構15移除第二半導體層35，從而形成第一奈米線結構22。接著第二奈米線結構220'露出。因此，形成具有不同材料之奈米線的奈米線結構220、220’，且可以在同一台面20上形成不同元件，諸如，nFET及pFET。
在移除了源極/汲極區域中之第一半導體層30之後，沿著第一半導體層30與第二半導體層35之間的暴露之側犧牲閘極介電層形成內部間隔物層115，以使源極/汲極區域與通道區域電隔離，且在基板10與第一半導體層30及第二半導體層35之間形成奈米線堆疊絕緣層117，以使源極/汲極與通道區域及基板10電隔離。在一些實施例中，奈米線堆疊絕緣層117實質上填充最靠近基板之奈米線30、35與基板10之間的空間。在一些實施例中，內部間隔物層115實質上填充側壁間隔物110下方之奈米線30、35之間的空間(例如，參見圖16C及 圖16D)。在一些實施例中，內部間隔物層115及奈米線堆疊絕緣層117是由相同材料形成，包括氧化物(諸如，氧化矽)或氮化物(諸如，Si3N4、SiON及SiCN)，或任何其他合適之介電材料(包括低k材料)。在一些實施例中，低k材料選自由多孔二氧化矽、碳摻雜二氧化矽及氟摻雜二氧化矽所組成之群組。可藉由ALD或CVD，或任何其他合適製程形成內部間隔物層115及奈米線堆疊絕緣層117。
在一些實施例中，藉由沉積及蝕刻操作形成奈米線堆疊絕緣層117。在一些實施例中，奈米線堆疊絕緣層金屬經形成而圍繞所有暴露之奈米線或形成在第一奈米線30與第二奈米線之間之空間中及第一奈米線30與第二奈米線35之間的空間中，且接著自第一奈米線30與第二奈米線35之間且自所有奈米線周圍(除了最靠近基板之奈米線30、35與基板10之間)移除奈米線堆疊絕緣材料。
隨後，形成源極/汲極磊晶層120,120'。源極/汲極磊晶層120,120'包括用於n通道FET之Si、SiP、SiC及SiCP的一或多個層或用於p通道FET之Si、SiGe、Ge。對於P通道FET而言，在源極/汲極中亦可含有硼(B)。藉由使用CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成源極/汲極磊晶層120。源極/汲極磊晶層120,120'在第一半導體層30及第二半導體35上生長。在一些實施例中，源極/汲極磊晶層120,120'環繞第一及第二半導體層(奈米線)30、35之暴露部分。在一些實施例中，相鄰鰭結構上之已生長之源極/汲極磊晶層120,120'彼此合併。在一些實施例中，源極/汲極磊晶層120 具有菱形形狀、六邊形形狀、其他多邊形形狀或半圓形形狀之橫截面。
圖24為根據本揭露之另一實施例的沿著製造GAA FET半導體元件之各種階段中之一者之源極/汲極區域的橫截面圖。本揭露並不限於在共同台面20、20’上形成兩種不同類型之奈米線結構220、220’(第一奈米線30及第二奈米線35)以及兩個不同源極/汲極層120,120'(n型或p型)。本揭露包括在共同台面20、20’上形成相同類型之奈米線結構(僅第一奈米線30或僅第二奈米線35)以及相同類型之源極/汲極層120,120'(僅n型或僅p型)，如圖24中所示。本揭露之實施例包括在單一台面上形成複數個nFET，在單一台面上形成複數個pFET，或在單一台面上形成nFET與pFET之組合。
圖25為根據本揭露之另一實施例的沿著製造GAA FET半導體元件之各種階段中之一者之源極/汲極區域的橫截面圖。在一些實施例中，相鄰奈米線結構220、220’上之源極/汲極層120,120'在磊晶生長操作期間合併，如圖25中所示。
隨後，在源極/汲極層120,120'、淺溝槽隔離層60及側壁間隔物層110之側壁上形成接觸蝕刻終止層(CESL)125，且接著在源極/汲極區域之上形成層間介電質(ILD)層130，如圖26中所示。圖26為根據本揭露之實施例的沿著製造GAA FET半導體元件之各種階段中之一者之源極/汲極區域的橫截面圖。
在一些實施例中覆蓋源極/汲極區域之CESL 125具有約1nm至約15nm之厚度。CESL 125可包括Si3N4、SiON、SiCN或任何其他合適材料，且可藉由CVD、PVD或ALD形成。用於ILD層130之材料包括包含Si、O、C及/或H之化合物，諸如，氧化矽、SiCOH及SiOC。諸如聚合物之有機材料可用於ILD層130。在形成了ILD層130之後，執行諸如化學機械研磨(CMP)之平坦化操作。
暴露鰭結構15之通道區域，藉以形成閘極空間135，如圖27中所示。圖27為根據本揭露之實施例的沿著製造GAA FET半導體元件之各種階段中之一者之通道區域的橫截面圖。在暴露通道區域之前，移除犧牲閘極結構，如前述圖14A及圖14B中所述。使用合適蝕刻操作移除鰭結構15之通道區域中的第一半導體層30或第二半導體層35，以形成奈米線結構220、220’，奈米線結構220、220’由彼此沿著Z方向平行之第一半導體層或奈米線30抑或第二半導體層或奈米線35的堆疊製成。在一些實施例中，在單獨之操作中執行第一半導體層30及第二半導體層35之移除，如前述圖23所述。
第一半導體層30及第二半導體層35由具有不同蝕刻選擇性之不同材料製成。因此，用於第一半導體層30之合適蝕刻劑不實質上蝕刻第二半導體層35。舉例而言，當第一半導體層30為Si且第二半導體層35為Ge或SiGe時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於氫氧化銨(NH4OH)、氫氧化四甲基銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液。另一方面，當第一半導體 層30為SiGe或Ge且第二半導體層35為Si時，可使用濕式蝕刻劑選擇性地移除第一半導體層30，濕式蝕刻劑諸如但不限於HF：HNO3溶液、HF：CH3COOH：HNO3或H2SO4溶液以及HF：H2O2：CH3COOH。在一些實施例中，使用乾式蝕刻技術與濕式蝕刻技術之組合來移除第一半導體層30及第二半導體層35。
將通道區域中之半導體奈米線35的橫截面形狀為矩形，但其可為任何多邊形形狀(三角形、菱形等)、具有圓角之多邊形形狀、圓形或橢圓形(垂直地或水平地)。
在形成第一半導體層30及第二半導體層35之半導體奈米線之後，在通道區奈米線30、35中之每一者周圍，在隔離絕緣層60之上以及基板10與在Z方向上最靠近基板10的奈米線30、35之間形成閘極介電層155。圖28為根據本揭露之實施例的沿著製造GAA FET半導體元件之各種階段中之一者之通道區域的橫截面圖。
在特定實施例中，閘極介電層155包括一或多層介電材料，諸如，氧化矽、氮化矽或高k介電材料、其他合適介電材料，及/或其組合。高k介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適高k介電材料，及/或其組合。在一些實施例中，閘極介電層155包括形成在通道層與介電材料之間的介面層。
閘極介電層155可藉由CVD、ALD或任何合適方法形成。在一個實施例中，使用諸如ALD之高度共形沉積製程 來形成閘極介電層155，以便確保在每個通道層周圍形成具有均勻厚度之閘極介電層。在一些實施例中，閘極介電層155之厚度在自約1nm至約6nm之範圍中。在一些實施例中，閘極介電層155充當使奈米線堆疊與基板隔離開之奈米線堆疊絕緣層，或充當內部間隔物層115。
在一些實施例中，在形成了閘極介電層155之後，在閘極空間135中之閘極介電層155之上形成閘極層170。閘極層170形成於閘極介電層155上以圍繞每一奈米線30、35。
閘極層170包括一或多層導電材料，諸如，鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料及/或其組合。
閘極層170可藉由CVD、ALD、電鍍或其他合適方法形成。在一些實施例中，閘極層170亦沉積在ILD層130之上表面上，且接著藉由使用(例如)CMP將形成於ILD層130上之閘極層之部分平坦化，直至揭露ILD層130之頂表面為止。
在本揭露之一些實施例中，一或多個阻障層及/或功函數調整層165插入在閘極介電層155與閘極層170之間。在一些實施例中，阻障層由導電材料製成，諸如，TiN或TaN之單層或TiN與TaN兩者的多層。
在本揭露之一些實施例中，一或多個功函數調整層165插入在閘極介電層115或阻障層與閘極層170之間。功函數調整層由導電材料製成，諸如，TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之單層， 或此些材料中之兩者或兩者以上的多層。對於n通道FET而言，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中之一或多者作為功函數調整層，且對於p通道FET而言，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中之一或多者作為功函數調整層。可藉由ALD、PVD、CVD、電子束蒸發或其他合適製程來形成功函數調整層。另外，可針對n通道FET及p通道FET單獨地形成功函數調整層，其可使用不同金屬層作為閘極層170。
在一些實施例中，形成於基板10之第一及第二區域上的半導體元件為互補金屬氧化物半導體場效應電晶體(CMOSFET)。CMOSFET具備形成於同一台面結構20、20’上之pFET及nFET，其中奈米線堆疊中之一者為pFET，且共同台面結構20、20’上之另一個奈米線堆疊為nFET。相鄰台面結構20、20’上之CMOSFET藉由隔離絕緣層或淺溝槽隔離60分離開，而共同台面上之pFET及nFET鰭結構15未由隔離絕緣層或淺溝槽隔離60分離開。
在一些實施例中，個別鰭結構15'形成在台面結構20、20’外部，鰭結構15'藉由淺溝槽隔離60與台面結構20、20’分離開(例如，參見圖1)。在一些實施例中，個別鰭結構15'為在台面結構20、20’外部形成之虛設鰭結構，以便減小由淺溝槽隔離形成製程引起之應力。
圖29為根據本揭露之另一實施例的沿著製造GAA FET半導體元件之各種階段中之一者之通道區域的橫截面圖。本揭露並不限於在共同台面20、20’上形成兩種不同類 型之奈米線結構220、220’(第一奈米線30及第二奈米線35)。本揭露包括在共同台面20、20’上形成相同類型之奈米線結構(僅第一奈米線30或僅第二奈米線35)，如圖29中所示。本揭露之實施例包括在單一台面上形成複數個nFET，在單一台面上形成複數個pFET，或在單一台面上形成nFET與pFET之組合。雖然在每一台面上為了兩個奈米線結構，但在一些實施例中，在每一台面上形成三個、四個、五個或更多個奈米線結構。在一些實施例中，在每一台面上形成高達十個奈米線結構。
應理解，根據所揭示方法形成之GAA FET經歷進一步之互補金屬氧化物半導體(CMOS)製程以形成各種特徵，諸如，帽絕緣層、觸點/介層孔、矽化物層、互連金屬層、介電層、鈍化層、具有信號線之金屬化層等。
本揭露之一個實施例為根據圖30中所說明之流程圖製造半導體元件之方法500。方法包括在半導體基板上形成複數個交替之第一半導體層及第二半導體層的操作S510(例如，參見圖3)。第一半導體層及第二半導體層由不同材料製成。在操作S520中，自複數個交替之第一半導體層及第二半導體層形成複數個第一鰭結構，且在操作S530中，自複數個交替之第一半導體層及第二半導體層形成第二複數個鰭結構。第一及第二複數個鰭結構分別在半導體基板之第一及第二區域之上延伸。第一及第二複數個鰭結構是沿著實質上垂直於第一方向之第二方向佈置(例如，參見圖19)。在操作S540中，在半導體基板中形成凹槽。凹槽形成在半導體基板之第一及第二區域之間的第三區域中(例如，參見圖20)。在一些實 施例中，形成凹槽包括：在複數個第一鰭結構及第二複數個鰭結構之上形成光阻劑及/或BARC層；使用合適之光微影操作來圖案化光阻劑及/或BARC層，以暴露半導體基板之第一及第二區域之間的第三區域中之基板部分，蝕刻半導體基板之第三區域至一定深度；以及隨後使用合適光阻劑移除操作來移除剩餘之光阻劑及/或BARC層。在操作S550中，以絕緣材料來填充凹槽(例如，參見圖21及圖22)。接著，在操作S560中，自複數個第一及第二複數個鰭結構中之每一者移除第一半導體層或第二半導體層，藉以分別形成複數個第一奈米線結構及複數個第二奈米線結構。在操作S570中，隨後分別在基板與複數個第一奈米線結構及第二複數個奈米線結構中之每一奈米線結構中最靠近基板的奈米線之間形成奈米線堆疊絕緣層。
在一些實施例中，如在圖31中所示之操作中所闡述，自複數個第一及第二複數個鰭結構中之每一者移除第一半導體層或第二半導體層。圖31為說明自鰭結構移除第一或第二半導體層之方法600的流程圖。在操作S610中，遮蔽複數個第一奈米線結構中之一者。接著，在操作S620中，自未被遮蔽之複數個第一奈米線結構中之另一者移除第一半導體層。在操作S630中，露出複數個第一奈米線結構中之一者，且在操作S640中，遮蔽複數個第一奈米線結構中之另一者。在操作S650中，自複數個第一奈米線結構中之一者移除第二半導體層。接著，在操作S660中，露出複數個第一奈米線結構中之另一者。
本揭露之實施例包括在具有複數個奈米線結構之台面結構之間而非在個別奈米線結構之間的淺溝槽隔離(STI) 層。藉由消除個別奈米線結構之間的淺溝槽隔離層，本揭露之實施例提供了高深寬比(>9)及增大的元件密度。本揭露提供了具有減小之奈米線結構高度及間距以及減小之STI深度的半導體元件。需要減少蝕刻量來形成根據本揭露之半導體元件。本揭露之實施例具有改善之電荷輸送及短通道控制，藉以提供改良之元件效能。所揭示之方法可有效地整合至半導體元件製造流程中。
本揭露之一個實施例為一種半導體元件，此半導體元件包括在第一方向上延伸之複數個第一奈米線結構，其被設置在半導體基板之第一區域之上。每一第一奈米線結構包括在實質上垂直於第一方向之第二方向上佈置的複數個奈米線。奈米線堆疊絕緣層處在半導體基板與每一第一奈米線結構中最靠近半導體基板的奈米線之間。至少一個第二奈米線結構被設置在半導體基板之第二區域之上，且淺溝槽隔離層位在半導體基板之第一區域及第二區域之間。在一實施例中，在第一奈米線結構之間無淺溝槽隔離層。在一實施例中，第一奈米線結構被設置在共同台面結構之上。在一實施例中，半導體元件包括定義通道區域之閘極結構，通道區域設置於每一奈米線結構之上，其中閘極結構在實質上垂直於第一方向及第二方向之第三方向上延伸。在一實施例中，閘極結構環繞奈米線中之每一者。在一實施例中，半導體元件包括設置在閘極結構之相對側上的源極/汲極。在一實施例中，奈米線堆疊絕緣層包括第一奈米線堆疊絕緣層，其由氮化矽、碳氮化矽或設置於源極/汲極區域與基板之間的低k材料製成。在一實施例中，低k材料 選自由多孔二氧化矽、碳摻雜二氧化矽及氟摻雜二氧化矽所組成之群組。在一實施例中，奈米線堆疊絕緣層包括在通道區域中之第二奈米線堆疊絕緣層，其由設置在最靠近半導體基板之奈米線與半導體基板之間的氧化矽或高k材料製成。
本揭露之另一實施例為一種半導體元件，此半導體元件包括在第一方向上延伸之複數個第一奈米線結構，第一奈米線結構設置在半導體基板之第一區域之上。每一第一奈米線結構包括在實質上垂直於第一方向之第二方向上佈置的複數個第一奈米線。至少一個第二奈米線結構被設置於半導體基板之第二區域之上。第二奈米線結構包括在第二方向上佈置之複數個第二奈米線。淺溝槽隔離層位在半導體基板之第一區域及第二區域之間。無淺溝槽隔離層位在第一奈米線結構之間並低於第一奈米線結構的位準。在一實施例中，設置於半導體基板之第二區域之上的第二奈米線結構數量為複數個。在一實施例中，無淺溝槽隔離層處在第二奈米線結構之間並低於第二奈米線結構的位準。在一實施例中，第一奈米線與第二奈米線是實質上彼此平行地佈置。在一實施例中，第一奈米線結構被設置在共同台面結構之上。在一實施例中，半導體元件包括設置於第一奈米線結構與第二奈米線結構上的閘極結構，其中閘極結構在實質上垂直於第一方向及第二方向之第三方向上延伸。在一實施例中，閘極結構環繞第一奈米線與第二奈米線中之每一者。
本揭露之另一實施例為一種半導體元件，其包括設置在半導體基板上之第一台面結構之上的第一互補金屬氧 化物場效應電晶體(CMOSFET)。第一CMOSFET包括第一奈米線結構及第二奈米線結構。第二CMOSFET被設置在半導體基板上之第二台面結構之上。第二CMOSFET包括第三奈米線結構及第四奈米線結構。淺溝槽隔離層被設置在第一台面結構與第二台面結構之間。在第一奈米線結構與第二奈米線結構之間無淺溝槽隔離層，且在第三奈米線結構與第四奈米線結構之間無淺溝槽隔離層。在一實施例中，半導體元件包括第一奈米線堆疊絕緣層，其在第一台面與最靠近第一奈米線結構之第一台面的奈米線之間；以及第二奈米線堆疊絕緣層，其在第二台面與最靠近第三奈米線結構之第二台面的奈米線之間。在一實施例中，閘極結構被設置在每一奈米線結構之上。在一實施例中，閘極結構環繞奈米線中之每一者。
本揭露之另一實施例為一種製造半導體元件之方法，其包括在半導體基板之第一區域之上形成在第一方向上延伸的複數個鰭結構。複數個鰭結構是沿著實質上垂直於第一方向之第二方向佈置，且鰭結構中之每一者包含交替堆疊之第一半導體層及第二半導體層，第一半導體層及第二半導體層是沿實質上垂直於第一方向及第二方向之第三方向佈置。第一半導體層及第二半導體層由不同材料製成。沿著第二方向移除半導體基板之第二區域中的半導體基板之部分，第二區域位於半導體基板之第一區域之相對側上，藉以在第一區域中形成台面結構。自待形成閘極結構之區域中的複數個鰭結構中之每一者移除第一半導體層或第二半導體層，以形成複數個奈米線結構。在移除第一半導體層或第二半導體層之後，在剩餘之第一半導 體層或剩餘之第二半導體層之上形成在第二方向上延伸的閘極結構。閘極結構環繞剩餘之第一半導體層或剩餘之第二半導體層。在一實施例中，藉由遮蔽第一區域及蝕刻第二區域來移除半導體基板之第二區域。在一實施例中，無凹槽在相鄰奈米線結構之間形成在基板之第一區域中。在一實施例中，方法包括在半導體基板與每一奈米線結構之間形成絕緣層。在一實施例中，方法包括在閘極結構之相對側上形成源極/汲極。在一實施例中，方法包括在待形成源極/汲極之區域中在半導體基板與每一奈米線結構之間形成奈米線結構絕緣層。在一實施例中，形成源極/汲極包括在閘極結構之相對側上之奈米線結構之上形成磊晶半導體層。在一實施例中，形成閘極結構包括在半導體基板之上形成閘極介電層以及在閘極介電層之上形成閘極層。
本揭露之另一實施例為一種製造半導體元件之方法，其包括在半導體基板之上形成複數個交替之第一半導體層及第二半導體層。第一半導體層及第二半導體層由不同材料製成。形成自複數個交替之第一半導體層及第二半導體層在第一方向上延伸的複數個第一鰭結構。第一鰭結構是沿著實質上垂直於第一方向之第二方向佈置。在半導體基板之形成第一鰭結構的第一部分之上形成遮蔽層。半導體基板之露出部分經蝕刻以形成第一台面結構。第一鰭結構設置在台面結構之上。自待形成閘極結構之區域中的每一鰭結構中移除第一半導體層或第二半導體層，以形成複數個第一奈米線結構。第一奈米線結構包括在實質上垂直於第一及第二方向之第三方向上佈置之 複數個奈米線。在半導體基板與第一奈米線結構中之在第三方向上最靠近半導體基板的奈米線之間形成奈米線堆疊絕緣層。在一實施例中，在自鰭結構中移除第一半導體層或第二半導體層之後，形成奈米線堆疊絕緣層。在一實施例中，在形成交替之第一半導體層及第二半導體層之前，在半導體基板之上形成奈米線堆疊絕緣層。在一實施例中，淺溝槽隔離層未形成在半導體基板之在相鄰鰭結構之間的部分中。在一實施例中，方法包括形成自交替之第一半導體層及第二半導體層在第一方向上延伸的至少一個第二鰭結構，且在半導體基板中在第一鰭結構與第二鰭結構之間形成淺溝槽隔離層。在一實施例中，第二鰭結構的數量為複數個。在一實施例中，方法包括自半導體基板形成第二台面結構，其中第二鰭結構是設置在第二台面結構之上。在一實施例中，在相鄰第二鰭結構之間無淺溝槽隔離層。
在本揭露之另一實施例中，一種製造半導體元件之方法包括在半導體基板上形成交替之複數個第一半導體層及複數個第二半導體層。第一半導體層及第二半導體層由不同材料製成。在半導體基板之第一區域之上形成交替之第一半導體層及第二半導體層以形成在第一方向上延伸的複數個第一鰭結構。在半導體基板之第二區域之上形成自複數個交替之第一半導體層及第二半導體層以形成在第一方向上延伸的第二複數個鰭結構。第一鰭結構及第二鰭結構是沿著實質上垂直於第一方向之第二方向佈置。第一區域與第二區域間隔開。第一區域及第二區域被遮蔽。在半導體基板之在第一區域與第二區域之間的第三區域中沿第二方向形成第一凹槽。在第一鰭結構 之與第三區域相對的側上，鄰近第一區域在半導體基板中形成第二凹槽。在第二鰭結構與第三區域相對的側上，鄰近第二區域在半導體基板中形成第三凹槽。第一凹槽、第二凹槽及第三凹槽填充有絕緣材料。自第一及第二鰭結構中之每一者移除第一半導體層或第二半導體層，藉以分別形成複數個第一奈米線結構及複數個第二奈米線結構。在半導體基板與第一奈米線結構及第二奈米線結構中最靠近基板的奈米線之間形成奈米線堆疊絕緣層。在一實施例中，在第一奈米線結構及第二奈米線結構之上形成閘極結構，且在閘極結構之相對側上形成源極/汲極。在一實施例中，第一奈米線結構中之一者包括環繞第一半導體層之閘極結構，且第一奈米線結構中之另一者包括環繞第二半導體層之閘極結構。在一實施例中，自第一及第二鰭結構中之每一者移除第一半導體層或第二半導體層包括：遮蔽第一奈米線結構中之一者；自第一奈米線結構中露出之另一者移除第一半導體層；露出第一奈米線結構中之一者；遮蔽第一奈米線結構中之另一者；自第一奈米線結構中之一者移除第二半導體層；以及露出第一奈米線結構中之另一者。
前文概述了若干實施例或實例之特徵，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文所介紹之實施例或實例的相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇的情況下於本文中進行各種改變、代替及替換。
應理解，本文中未必論述了所有優勢，無特定優勢對於所有實施例或實例而言為必需，且其他實施例或實例可提供不同優勢。
10‧‧‧半導體基板/基板
20‧‧‧台面結構
20'‧‧‧台面結構
30‧‧‧奈米線/第一半導體層
60‧‧‧淺溝槽隔離層/第一絕緣材料層
220‧‧‧奈米線結構

Claims (20)

  1. 一種半導體元件，包含：在一第一方向上延伸之複數個第一奈米線結構，該些第一奈米線結構設置在一半導體基板之一第一區域之上，其中該些第一奈米線結構中之每一者包括在實質上垂直於該第一方向之一第二方向上佈置的複數個奈米線；一奈米線堆疊絕緣層，其在該半導體基板與各該第一奈米線結構中最靠近該半導體基板的一奈米線之間；至少一個第二奈米線結構，設置於該半導體基板之一第二區域之上；以及一淺溝槽隔離層，設置在該半導體基板之該第一區域與該第二區域之間。
  2. 如請求項1所述之半導體元件，其中在該些第一奈米線結構之間無淺溝槽隔離層。
  3. 如請求項1所述之半導體元件，其中該些第一奈米線結構是設置在一共同台面結構之上。
  4. 如請求項1所述之半導體元件，進一步包含定義一通道區域之一閘極結構，該閘極結構設置於該些第一奈米線結構與該第二奈米線結構之上，其中該閘極結構在實質上垂直於該第一方向及該第二方向之一第三方向上延伸。
  5. 如請求項4所述之半導體元件，其中該閘極結構環繞該些奈米線中之每一者。
  6. 如請求項4所述之半導體元件，進一步包含設置於該閘極結構之相對兩側上的複數個源極/汲極。
  7. 如請求項6所述之半導體元件，其中該奈米線堆疊絕緣層包括一第一奈米線堆疊絕緣層，該第一奈米線堆疊絕緣層由氮化矽、碳氮化矽或設置於該些源極/汲極區域與該半導體基板之間的一低k材料製成。
  8. 如請求項7所述之半導體元件，其中該低k材料選自由多孔二氧化矽、碳摻雜二氧化矽及氟摻雜二氧化矽所組成之群組。
  9. 如請求項7所述之半導體元件，其中該奈米線堆疊絕緣層包括在該通道區域中之一第二奈米線堆疊絕緣層，該第二奈米線堆疊絕緣層由設置於最靠近該半導體基板之該奈米線與該半導體基板之間的氧化矽或一高k材料製成。
  10. 一種半導體元件，包含：在一第一方向上延伸之複數個第一奈米線結構，該些第一奈米線結構設置在一半導體基板之一第一區域之上， 其中該些第一奈米線結構中之每一奈米線結構包括在實質上垂直於該第一方向之一第二方向上佈置的複數個第一奈米線；設置於該半導體基板之一第二區域之上的至少一第二奈米線結構，其中該至少一第二奈米線結構包括在該第二方向上佈置之複數個第二奈米線；以及一淺溝槽隔離層，其在該半導體基板之該第一區域及該第二區域之間，其中無淺溝槽隔離層處在該些第一奈米線結構之間且低於該些第一奈米線結構的一位準。
  11. 如請求項10所述之半導體元件，其中設置於該半導體基板之該第二區域之上的該至少一個第二奈米線結構的數量為複數個。
  12. 如請求項11所述之半導體元件，其中無淺溝槽隔離層處在該些第二奈米線結構之間且低於該些第二奈米線結構的一位準。
  13. 如請求項10所述之半導體元件，其中該些第一奈米線與該些第二奈米線是實質上彼此平行地佈置。
  14. 如請求項10所述之半導體元件，該些第一奈米線結構是設置在一共同台面結構之上。
  15. 如請求項10所述之半導體元件，進一步包含一閘極結構，該閘極結構設置於該些第一奈米線結構與該至少一第二奈米線結構之上，其中該閘極結構在實質上垂直於該第一方向及該第二方向之一第三方向上延伸。
  16. 如請求項15所述之半導體元件，其中該閘極結構環繞該些第一奈米線與該些第二奈米線中之每一者。
  17. 一種製造半導體元件之方法，包含：在一半導體基板之一第一區域之上形成在一第一方向上延伸的複數個鰭結構，其中該些鰭結構是沿著實質上垂直於該第一方向之一第二方向佈置，以及其中各該鰭結構包含交替堆疊的複數個第一半導體層及複數個第二半導體層，該些第一半導體層及該些第二半導體層是沿實質上垂直於該第一方向及該第二方向之一第三方向佈置，其中該些第一半導體層及該些第二半導體層由不同材料製成；沿著該第二方向移除該半導體基板之一第二區域中的該半導體基板之一部分，該第二區域位於該半導體基板之該第一區域之相對側上，藉以在該第一區域中形成一台面結構； 自待形成一閘極結構之一區域中的各該鰭結構移除該些第一半導體層或該些第二半導體層，以形成一奈米線結構；以及在移除該些第一半導體層或該些第二半導體層之後，在剩餘之該些第一半導體層或剩餘之該些第二半導體層之上形成在該第二方向上延伸的一閘極結構，其中該閘極結構環繞剩餘之該些第一半導體層及剩餘之該些第二半導體層。
  18. 如請求項17所述之方法，其中藉由遮蔽該第一區域及蝕刻該第二區域來移除該半導體基板之該第二區域。
  19. 如請求項17所述之方法，其中在該半導體基板之該第一區域中，無凹槽在相鄰該些奈米線結構之間形成。
  20. 如請求項17所述之方法，進一步包含在該半導體基板與各該奈米線結構之間形成一絕緣層。
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