CN112071912B - 一种半导体器件及其制造方法、电子设备 - Google Patents
一种半导体器件及其制造方法、电子设备 Download PDFInfo
- Publication number
- CN112071912B CN112071912B CN202010833768.2A CN202010833768A CN112071912B CN 112071912 B CN112071912 B CN 112071912B CN 202010833768 A CN202010833768 A CN 202010833768A CN 112071912 B CN112071912 B CN 112071912B
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- isolation
- forming
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 258
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 239
- 239000000463 material Substances 0.000 claims abstract description 223
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 239000011810 insulating material Substances 0.000 claims description 51
- 238000005530 etching Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 238000004891 communication Methods 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000003989 dielectric material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000002086 nanomaterial Substances 0.000 description 5
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 239000002070 nanowire Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229960000583 acetic acid Drugs 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012362 glacial acetic acid Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002055 nanoplate Substances 0.000 description 2
- 239000002063 nanoring Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002064 nanoplatelet Substances 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical group [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，在抑制源区和漏区向半导体衬底漏电的情况下，提高半导体器件的性能。该半导体器件包括半导体衬底、堆叠结构、源区、漏区、栅堆叠和隔离结构。堆叠结构形成在半导体衬底上。堆叠结构包括多层间隔分布的半导体材料层。每层半导体材料层均包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的沟道区。源区至少包括每一层半导体材料层位于源形成区的部分，漏区至少包括每一层半导体材料层位于漏形成区的部分。栅堆叠环绕在每一沟道区的外围。隔离结构位于相邻源形成区之间、源形成区和半导体衬底之间，以及相邻漏形成区之间、漏形成区和半导体衬底之间。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法、电子设备。
背景技术
随着半导体器件的微缩，半导体器件所包括的源/漏区向半导体衬底漏电是影响半导体器件电学性能的主要因素之一。
因此，亟待提出一种可以减小源/漏区向半导体衬底漏电的半导体器件。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法、电子设备，在抑制源区和漏区向半导体衬底漏电的情况下，提高半导体器件的性能。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：半导体衬底、堆叠结构、源区、漏区、栅堆叠和隔离结构。堆叠结构形成在半导体衬底上。堆叠结构包括多层间隔分布的半导体材料层。每层半导体材料层均包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的沟道区。源区至少包括每一层半导体材料层位于源形成区的部分，漏区至少包括每一层半导体材料层位于漏形成区的部分。栅堆叠环绕在每一沟道区的外围。隔离结构位于相邻源形成区之间、源形成区和半导体衬底之间，以及相邻漏形成区之间、漏形成区和半导体衬底之间。
与现有技术相比，在相邻源形成区之间、源形成区和半导体衬底之间，以及相邻漏形成区之间、漏形成区和半导体衬底之间均形成有隔离结构的情况下，隔离结构可以被看作是源区、漏区和半导体衬底之间的“屏障”，以使源区、漏区与半导体衬底之间的载流子流通通道被阻隔。当栅堆叠上施加电压以使源区和漏区导通时，隔离结构作为源区、漏区和半导体衬底之间的“屏障”，可以有效的抑制源区、漏区与半导体衬底的导通，以有效的抑制源区、漏区向半导体衬底漏电，从而提高半导体器件的性能。当上述半导体器件应用在如通讯设备或终端设备等电子设备时，可以提高电子设备的工作性能。
本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一半导体衬底。
在半导体衬底上形成堆叠结构。堆叠结构包括多层间隔分布的半导体材料层。每层半导体材料层均包括源形成区、漏形成区以及位于源形成区和漏形成区之间的沟道区。
在半导体衬底上形成源区和漏区，源区至少包括每一层半导体材料层位于源形成区的部分，漏区至少包括每一层半导体材料层位于漏形成区的部分。
在相邻源形成区之间、源形成区和半导体衬底之间，以及在相邻漏形成区之间、漏形成区和半导体衬底之间形成隔离结构。
环绕每一沟道区形成栅堆叠。
与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
本发明还提供了一种电子设备，该电子设备包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的半导体器件的立体结构示意图；
图2a为图1沿着A方向所示的示意图；
图2b为图1沿着B方向所述的示意图；
图3和图4为本发明实施例提供的半导体器件的另外两种结构示意图；
图5至图12为本发明实施例提供的半导体器件的制造过程中的结构变化图，其中，图5至图8以及图10和图11为图1沿着A方向所示的示意图，图9和图12为图1沿着B方向所示的示意图。
其中：
10-半导体衬底， 11-半导体材料层， 12-牺牲材料层；
a-源形成区， b-漏形成区， c-沟道区；
13-源区， 14-漏区， 15-隔离结构；
150-第一隔离层， 151-第二隔离层， d-源外延层，
e-漏外延层， 16-侧墙， 110-半导体层；
120-牺牲层， 17-鳍状结构， 18-凹口；
1500-第一隔离材料层， 19-牺牲栅， 20-氧化介质层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
相关技术提供的堆叠纳米环珊半导体器件，一般包括半导体衬底，形成在半导体衬底上的堆叠结构，堆叠结构包括多层间隔分布的半导体材料层，每一层半导体材料层均包括源形成区、漏形成区和位于源形成区和漏形成区之间的沟道区。在相邻源形成区之间、源形成区和半导体衬底之间，以及相邻漏形成区之间、漏形成区和半导体衬底还具有牺牲材料层。堆叠纳米环珊半导体器件还包括外延半导体材料层位于源形成区的部分形成的源外延层，以及外延半导体材料层位于漏形成区的部分形成的漏外延层。此时，可以由源外延层和半导体材料层位于源形成区的部分形成源区，由漏外延层和半导体材料层位于漏形成区的部分形成漏区。堆叠纳米环珊半导体器件还包括栅堆叠，栅堆叠环绕在每一个沟道区的外围，以及位于栅堆叠外侧的侧墙等。
发明人发现，当在栅堆叠上施加电压以使源区和漏区通过沟道区导通时，源区和漏区中的载流子会通过牺牲材料层传输至半导体衬底。也就是说，源漏区和漏区会向半导体衬底漏电。
为了解决上述技术问题，本发明实施例提供了一种半导体器件。图1至图2b示出了本发明实施例提供的半导体器件的结构示意图。参见图1至图2b，该半导体器件包括半导体衬底10、堆叠结构、源区13、漏区14、栅堆叠(图中未示出)和隔离结构15。堆叠结构形成在半导体衬底10上。堆叠结构包括多层间隔分布的半导体材料层11。每层半导体材料层11均包括源形成区a、漏形成区b、以及位于源形成区a和漏形成区b之间的沟道区c。源区13至少包括每一层半导体材料层11位于源形成区a的部分，漏区14至少包括每一层半导体材料层11位于漏形成区b的部分。栅堆叠环绕在每一沟道区c的外围。隔离结构15位于相邻源形成区a之间、源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间。
参见图1至图2b，上述半导体衬底10为后续工艺提供工作平台，可以是本领域技术人员熟知的任何半导体衬底，例如硅(Si)衬底、锗(Ge)衬底、锗硅(SiGe)衬底、绝缘体上硅(SOI，SiliconOnInsulator)或绝缘体上锗(GOI，Germanium On Insulator)等。还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓(GaAs)、磷化铟(InP)或碳化硅(SiC)等。
参见图1至图2b，上述堆叠结构所包括的多层间隔分布的半导体材料层11均可以是条状结构，且每一层半导体材料层11均沿第一方向延伸，应理解，此处的第一方向可以是任意方向。半导体材料层11的数量可以不做具体限定，例如可以是两层、三层、四层或更多层。半导体材料层11的材料可以是硅、锗硅、锗或二四族化合物等。
参见图1至图2b，每一层半导体材料层11在第一方向上均具有相对的第一端和第二端，每一层半导体材料层11靠近第一端的区域形成源形成区a，每一层半导体材料层11靠近第二端的区域可以形成漏形成区b。或者是，每一层半导体材料层11靠近第一端的区域可以形成漏形成区b，每一层半导体材料层11靠近第二端的区域可以形成源形成区a。每一层半导体材料层11位于源形成区a和漏形成区b之间的区域形成沟道区c。此处的沟道区c可以是纳米线、纳米片等纳米结构。
源形成区a、漏形成区b和沟道区c的数量与半导体材料层11的数量有关系。例如，当半导体衬底10的表面自下而上形成多层半导体材料层11，且位于底层的半导体材料层11与半导体衬底10的表面之间具有如牺牲材料层12时，在后续处理牺牲材料层12以形成可以用作沟道区c的纳米线或纳米片等纳米结构时，位于底层的半导体材料层11会呈现出悬空状态。此时，位于底层的半导体材料层11会形成可以用作沟道区c的纳米线或纳米片等纳米结构。基于此，最终形成的沟道区c以及位于沟道区c两端的源形成区a和漏形成区b的数量与半导体材料层11的数量相等。
作为一种示例，可以仅由所有的源形成区a形成源区13，由所有的漏形成区b形成漏区14。例如，当半导体材料层11的层数为三层时，而且每一层半导体材料层11均包括源形成区a、漏形成区b和沟道区c时，源区13包括三层源形成区a、漏区14包括三层漏形成区b。
参见图1至图2b，作为另外一种示例，源区13除了包括所有的源形成区a外，还可以包括自至少一层半导体材料层11位于源形成区a的部分的外围向外延伸的源外延层d，此时，源外延层d可以位于至少一个源形成区a的外侧面。漏区14除了包括所有的漏形成区b外，还可以包括自至少一层半导体材料层11位于漏形成区b的部分的外围向外延伸的漏外延层e，此时，漏外延层e可以位于至少一个漏形成区b的外侧面。源外延层d和漏外延层e的材料可以根据半导体衬底10的材料、半导体材料层11的材料以及半导体器件性能的要求选择，例如，可以是硅、锗硅、锗、三五族化合物、二四族化合物等。应理解，在本发明实施例提供的半导体器件的制造过程中，在形成源外延层d和漏外延层e之前，一般会先形成如侧墙和牺牲栅等结构，此时，在形成源外延层d和漏外延层e之后，可以在整个半导体器件上形成氧化介质材料层。然后，平坦化氧化介质材料层至侧墙和牺牲栅露出，此时，由剩余的氧化介质材料层形成氧化介质层20，以覆盖源区13和漏区14。之后，去除假栅结构。
上述栅堆叠由内向外可以包括栅电极和栅介质层，栅电极由内向外可以依次包括金属电极层、功函数调节层和阻挡层。其中，金属电极层的材料可以是钨或钛，功函数调节层的材料可以是氮化钛或碳化钨，阻挡层可以是氮化钽。
参见图1至图2b，在上述栅堆叠的侧面还可以设置侧墙16。上述侧墙16可以有效的降低栅堆叠与源区13、漏区14之间的短沟道效应。侧墙16的材料为绝缘材料，例如，可以是氮化硅、氧化硅、低k电介质材料或其他合适的材料及其组合。
参见图1至图2b，在相邻源形成区a之间、源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间均形成有隔离结构15的情况下，隔离结构15可以被看作是源区13、漏区14和半导体衬底10之间的“屏障”，以使源区13、漏区14和半导体衬底10之间的载流子流通通道被阻隔。当栅堆叠上施加电压以使源区13和漏区14导通时，隔离结构15作为源区13、漏区14和半导体衬底10之间的“屏障”，可以有效的抑制源区13、漏区14与半导体衬底10的导通，以有效的抑制源区13、漏区14向半导体衬底10漏电，从而提高半导体器件的性能。当上述半导体器件应用在如通讯设备或终端设备等电子设备时，可以提高电子设备的工作性能。
为了便于理解，下面将结合附图详细说明隔离结构的具体结构，应理解，以下说明仅作为解释，不作为限定。为了便于介绍，将半导体材料层的长度延伸方向定义为第一方向，将半导体材料层的宽度延伸方向定义为第二方向，第一方向和第二方向相垂直。
参见图3，每一隔离结构15均包括两个沿第二方向间隔分布的第一隔离层150。每个第一隔离层150的外侧面可以与半导体材料层11的外侧面齐平。每一第一隔离层150在第二方向上的延伸长度(可以将其定义为第一隔离层150的宽度)可以是(1/4-1/3)半导体材料层11的宽度。例如，每一第一隔离层150的宽度可以为3-15nm。每一第一隔离层150在第一方向上的延伸长度(可以将其定义为第一隔离层150的长度)可以与源形成区a或漏形成区b在第一方向上的延伸长度相等，在此不做具体限定。每一第一隔离层150的厚度取决于相邻的源形成区a之间、相邻的漏形成区b之间、以及源形成区a、漏形成区b与半导体衬底10之间的间距，在此不做具体限定。第一隔离层150的材料可以是绝缘材料，也就是说，由绝缘材料形成绝缘材料隔离层。例如，第一隔离层150的材料可以是氮化硅或氧化硅。需要解释的是，以下示例中所提到的第一隔离层150的结构和材料均可以参见上述介绍，在以下示例中不做重复介绍。
参见图3，两个第一隔离层150之间可以呈镂空状态，此时，两个第一隔离层150之间的镂空部形成用作第二隔离层151的空气隔离层。基于此，由两个第一隔离层150和上述空气隔离层(第二隔离层151)形成上述隔离结构15。
参见图1，在两个第一隔离层150之间呈镂空状态的前提下，也就是说，在两个第一隔离层150之间具有填充区域(两个第一隔离层150之间的镂空部形成填充区域)的情况下，可以将填充区域用绝缘材料完全填满，此时，由完全填充在填充区域内的绝缘材料形成用作第二隔离层151的绝缘材料隔离层。基于此，由两个第一隔离层150和绝缘材料隔离层(第二隔离层151)形成上述隔离结构15。上述绝缘材料隔离层的材料可以是二氧化铪、氧化硅、氮化硅或三氧化二铝，当然不仅限于此。
参见图1，在两个第一隔离层150之间呈镂空状态的前提下，也就是说，在两个第一隔离层150之间具有填充区域(两个第一隔离层150之间的镂空部形成填充区域)的情况下，可以在填充区域内填充一部分绝缘材料。此时，绝缘材料可以覆盖在第一隔离层150的内侧壁，以及填充区域在第一方向所具有的开口处。由填充区域填充的部分绝缘材料形成绝缘材料隔离层。而填充区域内未被填充的部分仍然呈镂空状，此时，由填充区域未被填充的部分形成空气隔离层。基于此，由上述绝缘材料隔离层和空气隔离层形成第二隔离层151。由包括了绝缘材料隔离层和空气隔离层的第二隔离层151和两个第一隔离层150形成上述隔离结构150。
参见图4，在两个第一隔离层150之间保留有在先形成的且未进行离子掺杂的牺牲材料层12的前提下，不去除位于第一隔离层150之间的牺牲材料层12。此时，由上述牺牲材料层12形成具有隔离作用的半导体材料隔离层。基于此，由上述半导体材料隔离层形成第二隔离层151。由包括了半导体材料隔离层的第二隔离层151和两个第一隔离层150形成上述隔离结构15。
参见图4，在两个第一隔离层150之间保留有在先形成的且未进行离子掺杂的牺牲材料层12的前提下，去除部分牺牲材料层12，以形成填充区域。也就是说，可以保留位于第一隔离层150内壁，以及源形成区a和漏形成区b远离沟道区c的一端的下方的牺牲材料层12。可以对上述填充区域不进行任何材料的填充。此时，由未去除的部分牺牲材料层12形成具有隔离作用的半导体材料隔离层，由上述填充区域形成空气隔离层。基于此，由半导体材料隔离层和空气隔离层形成第二隔离层151。由包括了半导体材料隔离层和空气隔离层的第二隔离层151和两个第一隔离层150形成了上述隔离结构15。
参见图4，在两个第一隔离层150之间保留有在先形成的且未进行离子掺杂的牺牲材料层12的前提下，去除部分牺牲材料层12，以形成填充区域。也就是说，可以保留位于第一隔离层150内壁，以及源形成区a和漏形成区b远离沟道区c的一端的下方的牺牲材料层12。此时，可以在上述填充区域内完全填充绝缘材料。由未去除的部分牺牲材料层12形成具有隔离作用的半导体材料隔离层，由绝缘材料形成绝缘材料隔离层。基于此，由半导体材料隔离层和绝缘材料隔离层形成第二隔离层151。由包括了半导体材料隔离层和绝缘材料隔离层的第二隔离层151和两个第一隔离层150形成上述隔离结构15。
参见图4，在两个第一隔离层150之间保留有在先形成的且未进行离子掺杂的牺牲材料层12的前提下，去除部分牺牲材料层12，以形成填充区域。也就是说，可以保留位于第一隔离层150内壁，以及源形成区a和漏形成区b远离沟道区c的一端的下方的牺牲材料层12。此时，可以在上述填充区域内填充部分绝缘材料。也就是说，可以在未去除的牺牲材料层12的内壁侧形成绝缘材料层。基于此，未被去除的部分牺牲材料层12形成具有隔离作用的半导体材料隔离层，填充区域未被填充的部分形成空气隔离层，填充区域内填充的部分形成绝缘材料隔离层。由上述半导体材料隔离层、空气隔离层和绝缘材料隔离层形成第二隔离层151。由包括半导体材料隔离层、空气隔离层和绝缘材料隔离层的第二隔离层151和两个第一隔离层150形成上述隔离结构15。
本发明实施例还提供一种半导体器件的制造方法。下面结合附图详细阐述该半导体器件的制造方法：
参见图5，提供一半导体衬底10，可以采用化学气相沉积(Chemical VaporDeposition，缩写为CVD)、分子束外延(Molecular Beam Epitaxy，缩写为MBE)等现有任意一种沉积工艺在半导体衬底10上形成交替堆叠的牺牲层120和半导体层110。为了便于描述，将由牺牲层120和半导体层110形成的交替堆叠的结构定义为叠层结构。叠层结构的堆叠形式多种多样。例如，叠层结构的底层(靠近半导体衬底10的一层)可以是牺牲层120，此时，叠层结构的顶层(远离半导体衬底10的一层)可以是半导体层110。再例如，叠层结构的底层的是半导体层110，此时，叠层结构的顶层可以是牺牲层120。又例如，叠层结构的底层的可以是半导体层110，此时，叠层结构的顶层的也是半导体层110。牺牲层120和半导体层110的材质不同，以用于提高后续去除牺牲层120时的刻蚀选择比。例如，半导体层110的材料为硅时，牺牲层120的材料可以为锗硅。牺牲层120和半导体层110的层厚可以相同，也可以不同，在此不做具体限定。
在半导体衬底10上形成堆叠结构。堆叠结构包括多层间隔分布的半导体材料层11。每层半导体材料层11均包括源形成区a、漏形成区b以及位于源形成区a和漏形成区b之间的沟道区c。
在半导体衬底10上形成堆叠结构的方法可以包括：
参见图5和图6，在半导体衬底10上形成叠层结构(叠层结构包括交替堆叠在一起的牺牲层120和半导体层110)的基础上，可以在叠层结构的顶层形成硬掩膜材料层或光刻胶层(图中未示出)，并处理硬掩膜材料层或光刻胶层，以形成硬掩膜图形或光刻胶图形。在硬掩膜图形或光刻胶图形在掩蔽下，刻蚀叠层结构和部分半导体衬底10以形成鳍状结构17，鳍状结构17包括交替层叠在一起的牺牲材料层12和半导体材料层11。牺牲材料层12和半导体材料层11的层叠方式与叠层结构的堆叠形式一致，在此不做赘述。形成鳍状结构17后，去除硬掩膜图形或光刻胶图形。
参见图7，沿第二方向回刻牺牲材料层12的两侧，以形成凹口18。可以采用如干法刻蚀或湿法刻蚀等任意一种高选择比去除工艺自牺牲材料层12相对的两侧向中心刻蚀，以在牺牲材料层12的两侧分别形成凹口18。上述凹口18的深度可以是3-15nm，例如，可以是3nm、10nm或15nm。
作为一种示例，当牺牲材料层12的材料为锗硅时，可以采用HF、H2O2和冰醋酸的混合溶液刻蚀牺牲材料层12。
作为另外一种示例，当牺牲材料层12的材料为硅时，可以采用TMAH溶液刻蚀牺牲材料层12。
参见图8，在凹口18内形成第一隔离材料层1500。可以采用如原子层沉积(ALD)、化学气相沉积(CVD)等现有任意一种沉积工艺在凹口18内形成第一隔离材料层1500。应理解，在凹口18内形成第一隔离材料层1500的过程中，在凹口18以外的其他区域也会形成第一隔离材料层1500。此时，可以采用各向异性刻蚀工艺将形成在其他区域的第一隔离材料层1500去除，仅保留形成在凹口18内的第一隔离材料层1500。
参见图9，可以沿与鳍状结构17的长度延伸方向相垂直的方向，覆盖鳍状结构17和第一隔离材料层1500，以形成牺牲栅19和位于牺牲栅19两侧的侧墙16。位于侧墙16外侧的每一层半导体材料层11的区域分别为源形成区a和漏形成区b，位于侧墙16之间的每一层半导材料层11的区域在后续可以形成沟道区c。可以仅对上述源形成区a和漏形成区b进行p型或n型掺杂，进而仅有源形成区a形成源区13，仅由漏形成区b形成漏区14。例如，可以在形成源形成区a和漏形成区b之后，进行p型或n型掺杂，而后进行热退火，激活掺杂，从而形成源区13和漏区14。
作为另外一种示例，参见图10，还可以在形成源形成区a和漏形成区b的基础上，自鳍状结构17位于侧墙16外的部分向外外延，以形成源外延层d和漏外延层e。例如，形成的源外延层d和漏外延层e可以位于鳍状结构17所具有的所有牺牲材料层12和半导体材料层11的两侧。又例如，形成的源外延层d和漏外延层e可以位于鳍状结构17所具有的所有牺牲材料层12和半导体材料层11的两侧，以及覆盖位于鳍状结构17顶层的半导体材料层11上。可以根据半导体衬底10、半导体材料层11的材料以及半导体器件性能的要求选择合适的半导体材料进行外延。例如，上述源外延层d和漏外延层e可以为硅、硅锗、锗、三五族化合物、二四族化合物等。在形成源外延层d和漏外延层e后，对源外延层d和漏外延层e进行离子p型或n型掺杂，而后进行热退火，激活掺杂，或者，可以在外延源外延层d和漏外延层e的同时，进行原位掺杂。此时，可以由源外延层d和所有源形成区a共同形成源区13，由漏外延层e和所有漏形成区b共同形成漏区14。
参见图11，在形成源外延层d和漏外延层e之后，可以在整个半导体器件上形成氧化介质材料层。然后，平坦化氧化介质材料层至侧墙16和牺牲栅19露出，此时，由剩余的氧化介质材料层形成氧化介质层20，以覆盖源区13和漏区14。
参见图12，去除牺牲栅19，并在去除牺牲栅19之后继续刻蚀侧墙16内的第一隔离材料层1500和牺牲材料层12，以形成多个纳米结构，此时，每一纳米结构均可以作为连通源区13和漏区14的沟道区c。可以采用如干法刻蚀或湿法刻蚀等现有任意一种刻蚀工艺去除侧墙16内的第一隔离材料层1500和牺牲材料层12，以使位于侧墙16内的半导体材料层11处于悬空状态。此时，由剩余的第一隔离材料层1500形成第一隔离层150，由剩余的牺牲材料层12形成半导体材料隔离层。由上述第一隔离层150和用作第二隔离层151半导体材料隔离层形成隔离结构15。
例如，当第一隔离材料层1500为氮化硅时，可以采用湿法刻蚀或干法刻蚀工艺去除第一隔离材料层1500。当利用湿法刻蚀工艺时，可以采用H3PO4溶液去除第一隔离材料层1500。当利用干法刻蚀工艺时，可以采用CF4、CHF3等F基气体中的一种或多种混合气体去除第一隔离材料层1500。
例如，当牺牲材料层12的材料为锗硅时，可以采用HF、H2O2和冰醋酸的混合溶液刻蚀牺牲材料层12。
作为一种示例，参见图3，刻蚀被牺牲栅19覆盖区域的第一隔离材料层1500和牺牲材料层12，由剩余的第一隔离材料层1500形成所述第一隔离层150后，继续沿第一方向完全刻蚀相邻源形成区a之间，源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间的牺牲材料层12。由被完全刻蚀的部分形成空气隔离层。由上述第一隔离层150和空气隔离层形成隔离结构15。
作为第二种示例，参见图4，刻蚀被牺牲栅19覆盖区域的第一隔离材料层1500和牺牲材料层12，由剩余的第一隔离材料层1500形成第一隔离层150后，继续沿第一方向部分刻蚀相邻源形成区a之间，源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间的牺牲材料层12。此时，由被刻蚀的部分形成空气隔离层，由剩余的牺牲材料层12形成半导体材料隔离层。基于此，由空气隔离层和半导体材料隔离层形成第二隔离层151，由上述第一隔离层150和第二隔离层151形成隔离结构15。
作为第三种示例，参见图1，刻蚀被牺牲栅19覆盖区域的第一隔离材料层1500和牺牲材料层12，由剩余的第一隔离材料层1500形成第一隔离层150后，继续沿第一方向完全刻蚀相邻源形成区a之间，源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间的牺牲材料层12。由被刻蚀的部分形成填充区域，在填充区域内完全填充第二隔离材料。由填满在填充区域内的第二隔离材料形成绝缘材料隔离层，由上述绝缘材料层隔离层形成第二隔离层151。由上述第一隔离层150和第二隔离层151形成隔离结构15。
作为第四种示例，参见图1，刻蚀被牺牲栅19覆盖区域的第一隔离材料层1500和牺牲材料层12，由剩余的第一隔离材料层1500形成所述第一隔离层150后，继续沿第一方向完全刻蚀相邻源形成区a之间，源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间的牺牲材料层12。由被刻蚀的部分形成填充区域，在填充区域内部分填充第二隔离材料，由部分填充在填充区域内的第二隔离材料形成绝缘材料隔离层，由填充区域未被填充的部分形成空气隔离层。基于此，由上述绝缘材料隔离层和空气隔离层形成第二隔离层151，由上述第二隔离层151和第一隔离层150形成隔离结构15。
作为第五种示例，参见图4，刻蚀被牺牲栅19覆盖区域的第一隔离材料层1500和牺牲材料层12，由剩余的第一隔离材料层1500形成第一隔离层150后，继续沿第一方向部分刻蚀相邻源形成区a之间，源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间的牺牲材料层12。由被刻蚀的部分形成填充区域，由未被刻蚀的部分形成(剩余的部分牺牲材料层12)形成半导体材料隔离层。在上述填充区域内完全填充第二隔离材料。由填满在填充区域内的第二隔离材料形成绝缘材料隔离层。由上述半导体材料隔离层、绝缘材料隔离层形成第二隔离层151，由上述第二隔离层151和第一隔离层150形成隔离结构15。
作为第六种示例，参见图4，刻蚀被牺牲栅19覆盖区域的第一隔离材料层1500和牺牲材料层12，由剩余的第一隔离材料层1500形成第一隔离层150后，继续沿第一方向部分刻蚀相邻源形成区a之间，源形成区a和半导体衬底10之间，以及相邻漏形成区b之间、漏形成区b和半导体衬底10之间的牺牲材料层12。由被刻蚀的部分形成填充区域，由未被刻蚀的部分形成(剩余的部分牺牲材料层12)形成半导体材料隔离层。在上述填充区域内部分填充第二隔离材料，由部分填充在填充区域内的第二隔离材料形成绝缘材料隔离层，由填充区域未被填充的部分形成空气隔离层。基于此，由上述绝缘材料隔离层、空气隔离层、半导体材料隔离层形成第二隔离层151，由上述第二隔离层151和第一隔离层150形成隔离结构15。
上述绝缘材料隔离层的材料可以是二氧化铪、氧化硅、氮化硅或三氧化二铝。
环绕每一沟道区c形成栅堆叠(图中未示出)，至于栅堆叠的结构和材料上文已经详细阐述，在此不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (13)
1.一种半导体器件，其特征在于，包括：半导体衬底，
堆叠结构，所述堆叠结构形成在所述半导体衬底上；所述堆叠结构包括多层间隔分布的半导体材料层；每层所述半导体材料层均包括源形成区、漏形成区、以及位于所述源形成区和漏形成区之间的沟道区；
源区和漏区，所述源区至少包括每一层所述半导体材料层位于所述源形成区的部分，所述漏区至少包括每一层所述半导体材料层位于所述漏形成区的部分；
栅堆叠，所述栅堆叠环绕在每一所述沟道区的外围；
隔离结构，所述隔离结构位于相邻所述源形成区之间、所述源形成区和半导体衬底之间，以及相邻所述漏形成区之间、所述漏形成区和半导体衬底之间。
2.根据权利要求1所述的半导体器件，其特征在于，所述源区还包括外延所述半导体材料层位于所述源形成区的部分形成的源外延层；所述漏区还包括外延所述半导体材料层位于所述漏形成区的部分形成的漏外延层。
3.根据权利要求1所述的半导体器件，其特征在于，每一个所述隔离结构均包括两个沿所述半导体材料层的宽度方向间隔分布的第一隔离层，以及位于所述第一隔离层之间的第二隔离层。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一隔离层为绝缘材料隔离层；
所述第二隔离层为绝缘材料隔离层、空气隔离层、半导体材料隔离层中的至少一种。
5.根据权利要求3所述的半导体器件，其特征在于，所述第一隔离层的材料为氮化硅或氧化硅；
所述第二隔离层为半导体材料隔离层时，所述第二隔离层的材料为硅锗或硅；
所述第二隔离层为绝缘材料隔离层时，所述第二隔离层的材料为二氧化铪、氧化硅、氮化硅或三氧化二铝。
6.根据权利要求3所述的半导体器件，其特征在于，所述第一隔离层的宽度为3-15nm，所述第一隔离层的宽度方向与所述半导体材料层的宽度方向相同。
7.一种半导体器件的制造方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底上形成堆叠结构；所述堆叠结构包括多层间隔分布的半导体材料层；每层所述半导体材料层均包括源形成区、漏形成区以及位于所述源形成区和漏形成区之间的沟道区；
在所述半导体衬底上形成源区和漏区，所述源区至少包括每一层所述半导体材料层位于所述源形成区的部分，所述漏区至少包括每一层所述半导体材料层位于所述漏形成区的部分；
在相邻所述源形成区之间、所述源形成区和半导体衬底之间，以及在相邻所述漏形成区之间、所述漏形成区和半导体衬底之间形成隔离结构；
环绕每一所述沟道区形成栅堆叠。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述源区包括源形成区，以及外延所述半导体材料层位于所述源形成区的部分形成的源外延层；所述漏区包括漏形成区，以及外延所述半导体材料层位于所述漏形成区的部分形成的漏外延层；在所述半导体衬底上形成源区和漏区包括：
在所述半导体衬底上形成鳍状结构，所述鳍状结构包括交替层叠在一起的牺牲材料层和所述半导体材料层；
回刻所述牺牲材料层的两侧，以形成凹口；
在所述凹口内形成第一隔离材料层；
在所述鳍状结构上形成牺牲栅，所述牺牲栅外侧的所述半导体材料层为所述源形成区和漏形成区；
对所述鳍状结构位于所述牺牲栅外侧的部分进行外延，以形成源外延层和漏外延层；由所述源形成区和源外延层形成所述源区，由所述漏形成区和漏外延层形成所述漏区；
在形成所述源区和漏区后，形成所述隔离结构前，所述半导体器件的制造方法还包括：
去除所述牺牲栅。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，形成隔离结构包括：
刻蚀被所述牺牲栅覆盖区域的第一隔离材料层和牺牲材料层；由剩余的所述第一隔离材料层形成第一隔离层，由剩余的所述牺牲材料层形成半导体材料隔离层，由所述半导体材料隔离层形成第二隔离层；
由所述第一隔离层和第二隔离层形成所述隔离结构。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，形成隔离结构包括：
刻蚀被所述牺牲栅覆盖区域的第一隔离材料层和牺牲材料层，由剩余的所述第一隔离材料层形成第一隔离层；
继续完全刻蚀或部分刻蚀相邻所述源形成区之间、源形成区和半导体衬底之间，以及相邻所述漏形成区之间、漏形成区和半导体衬底之间的所述牺牲材料层；由被刻蚀的部分形成空气隔离层，或，由剩余的所述牺牲材料层形成半导体材料隔离层；
由所述空气隔离层，或，由所述空气隔离层和半导体材料隔离层形成第二隔离层；
由所述第一隔离层和第二隔离层形成所述隔离结构。
11.根据权利要求8所述的半导体器件的制造方法，其特征在于，形成隔离结构包括：
刻蚀被所述牺牲栅覆盖区域的第一隔离材料层和牺牲材料层，由剩余的所述第一隔离材料层形成第一隔离层；
继续完全刻蚀或部分刻蚀相邻所述源形成区之间、源形成区和半导体衬底之间，以及相邻所述漏形成区之间、所述漏形成区和半导体衬底之间的所述牺牲材料层；由被刻蚀的部分形成填充区域，或，由未被刻蚀的部分形成半导体材料隔离层；
在所述填充区域内完全填充或部分填充第二隔离材料；由所述填充区域被填充的部分形成绝缘材料隔离层，或，由所述填充区域未被填充的部分形成空气隔离层；
由所述绝缘材料隔离层，或，所述绝缘材料隔离层和半导体材料隔离层，或，所述绝缘材料隔离层和空气隔离层，或，所述绝缘材料隔离层、半导体材料隔离层和空气隔离层形成第二隔离层；
由所述第一隔离层和第二隔离层形成所述隔离结构。
12.一种电子设备，其特征在于，包括权利要求1至6任一项所述的半导体器件。
13.根据权利要求12所述的电子设备，其特征在于，所述电子设备包括通讯设备或终端设备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010833768.2A CN112071912B (zh) | 2020-08-18 | 2020-08-18 | 一种半导体器件及其制造方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010833768.2A CN112071912B (zh) | 2020-08-18 | 2020-08-18 | 一种半导体器件及其制造方法、电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112071912A CN112071912A (zh) | 2020-12-11 |
| CN112071912B true CN112071912B (zh) | 2023-10-13 |
Family
ID=73662057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010833768.2A Active CN112071912B (zh) | 2020-08-18 | 2020-08-18 | 一种半导体器件及其制造方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112071912B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118140310A (zh) * | 2021-10-08 | 2024-06-04 | 华为技术有限公司 | 半导体器件及其制作方法、电子设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9984936B1 (en) * | 2017-07-17 | 2018-05-29 | Globalfoundries Inc. | Methods of forming an isolated nano-sheet transistor device and the resulting device |
| CN109427672A (zh) * | 2017-08-30 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 半导体器件的制造方法及半导体器件 |
| CN110649095A (zh) * | 2018-06-26 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 半导体装置 |
| CN110690216A (zh) * | 2018-07-02 | 2020-01-14 | 台湾积体电路制造股份有限公司 | 制造半导体器件的方法和半导体器件 |
| CN110729189A (zh) * | 2018-07-17 | 2020-01-24 | 中芯国际集成电路制造（天津）有限公司 | 半导体器件及其制造方法 |
-
2020
- 2020-08-18 CN CN202010833768.2A patent/CN112071912B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9984936B1 (en) * | 2017-07-17 | 2018-05-29 | Globalfoundries Inc. | Methods of forming an isolated nano-sheet transistor device and the resulting device |
| CN109427672A (zh) * | 2017-08-30 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 半导体器件的制造方法及半导体器件 |
| CN110649095A (zh) * | 2018-06-26 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 半导体装置 |
| CN110690216A (zh) * | 2018-07-02 | 2020-01-14 | 台湾积体电路制造股份有限公司 | 制造半导体器件的方法和半导体器件 |
| CN110729189A (zh) * | 2018-07-17 | 2020-01-24 | 中芯国际集成电路制造（天津）有限公司 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112071912A (zh) | 2020-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10014371B2 (en) | Stressed nanowire stack for field effect transistor | |
| US11894370B2 (en) | Semiconductor structure cutting process and structures formed thereby | |
| US9178019B2 (en) | Fin isolation in multi-gate field effect transistors | |
| US10204916B2 (en) | Selective epitaxy growth for semiconductor devices with fin field-effect transistors (FinFET) | |
| US9887264B2 (en) | Nanowire field effect transistor (FET) and method for fabricating the same | |
| US10957604B2 (en) | Semiconductor device and method | |
| US20160111496A1 (en) | Method and Structure for III-V FinFET | |
| US11411111B2 (en) | Field effect transistor including multiple aspect trapping ratio structures | |
| US11532518B2 (en) | Slot contacts and method forming same | |
| US10014220B2 (en) | Self heating reduction for analog radio frequency (RF) device | |
| CN112071912B (zh) | 一种半导体器件及其制造方法、电子设备 | |
| KR102527516B1 (ko) | 감소된 선택적 손실 결함들을 갖는 소스/드레인 형성 | |
| CN112186040B (zh) | 一种半导体器件及其制造方法、电子设备 | |
| KR102589730B1 (ko) | 전계효과 트랜지스터 및 그 제조 방법 | |
| CN114093943B (zh) | 一种半导体器件及其制造方法 | |
| US20240071808A1 (en) | Methods for forming semiconductor devices with isolation structures | |
| CN115513142A (zh) | 一种半导体器件的制造方法 | |
| CN116741838A (zh) | 一种晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |