CN110690216A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本发明的实施例提供了半导体器件及其形成方法。半导体器件包括在第一方向上延伸并且设置在半导体衬底的第一区域上方的第一多个堆叠纳米线结构。第一多个堆叠纳米线结构的每个纳米线结构均包括在基本垂直于第一方向的第二方向上布置的多条纳米线。纳米线堆叠绝缘层位于衬底和第一多个堆叠纳米线结构的每个纳米线结构的最靠近衬底的纳米线之间。至少一个第二堆叠纳米线结构设置在半导体衬底的第二区域上方，并且浅沟槽隔离层位于半导体衬底的第一区域和第二区域之间。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管(FinFET)和/或全环栅(GAA)FET的半导体器件的方法和半导体器件。
背景技术
随着半导体工业进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本的过程中，来自制造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(FET)(包括鳍式FET(FinFET)和全环栅(GAA)FET)的三维设计的发展。在FinFET中，栅电极与沟道区域的三个侧面相邻，其中，栅极介电层介于栅电极和沟道区域之间。因为栅极结构围绕(包裹)鳍的三个表面，所以晶体管基本具有控制通过鳍或沟道区域的电流的三个栅极。第四侧，位于沟道的底部分，远离栅电极并且因此不受封闭栅极控制。相反地，在GAAFET中，沟道区域的所有侧面都由栅电极围绕。随着晶体管尺寸不断缩小至低于10至15nm技术节点，需要FinFET和GAAFET的进一步改进。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：第一多个堆叠纳米线结构，在第一方向上延伸并且设置在半导体衬底的第一区域上方，其中，所述第一多个堆叠纳米线结构的每个纳米线结构均包括在基本垂直于第一方向的第二方向上布置的多条纳米线；纳米线堆叠绝缘层，位于所述半导体衬底与所述第一多个堆叠纳米线结构的每个纳米线结构中最靠近衬底的纳米线之间；至少一个第二堆叠纳米线结构，设置在所述半导体衬底的第二区域上方；以及浅沟槽隔离层，位于所述半导体衬底的所述第一区域和所述第二区域之间。
根据本发明的另一个方面，提供了一种半导体器件，包括：第一多个堆叠纳米线结构，在第一方向上延伸并且设置在半导体衬底的第一区域上方，其中，所述第一多个堆叠纳米线结构的每个纳米线结构均包括在基本垂直于所述第一方向的第二方向上布置的多条纳米线；至少一个第二堆叠纳米线结构，设置在所述半导体衬底的第二区域上方，其中，所述至少一个第二堆叠纳米线结构的每个纳米线结构均包括在所述第二方向上布置的多条纳米线；以及浅沟槽隔离层，位于所述半导体衬底的所述第一区域和所述第二区域之间，其中，在所述第一多个堆叠纳米线结构的堆叠纳米线结构之间以及所述第一多个堆叠纳米线结构的堆叠纳米线结构的平面之下不存在浅沟槽隔离层。
根据本发明的又一个方面，提供了一种制造半导体器件的方法，包括：在半导体衬底的第一区域上方形成在第一方向上延伸的多个鳍结构，其中，所述多个鳍结构沿着基本垂直于所述第一方向的第二方向布置，以及其中，所述多个鳍结构的每个均包括交替堆叠的第一半导体层和第二半导体层，所述交替堆叠的第一半导体层和第二半导体层布置在基本垂直于所述第一方向和所述第二方向的第三方向上，其中，所述第一半导体层和所述第二半导体层由不同材料制成；去除所述半导体衬底的在所述半导体衬底的第二区域中的部分，所述第二区域位于沿着所述第二方向与所述半导体衬底的所述第一区域相对的一侧上，从而在所述第一区域中形成台面结构；从所述多个鳍结构的每个鳍结构中将要形成栅极结构的区域处去除所述第一半导体层或所述第二半导体层，以形成多个纳米线结构；以及在去除所述第一半导体层或所述第二半导体层之后，在剩余的第一半导体层或剩余的第二半导体层上方形成在所述第二方向上延伸的栅极结构，其中，所述栅极结构包裹所述剩余的第一半导体层或所述剩余的第二半导体层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的实施例的半导体器件的示意性截面图。
图2示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的示意图。
图3示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的示意图。
图4A和图4B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图4A是等视图。图4B是沿着图4A的线A-A’截取的截面图。
图5A和图5B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图5A是等视图。图5B是沿着图5A的线B-B’截取的截面图。
图6A和图6B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图6A是等视图。图6B是沿着图6A的线C-C’截取的截面图。
图7A和图7B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图7A是等视图。图7B是沿着图7A的线D-D’截取的截面图。
图8A和图8B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图8A是等视图。图8B是沿着图8A的线E-E’截取的截面图。
图9A和图9B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图9A是等视图。图9B是沿着图9A的线F-F’截取的截面图。
图10A和图10B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图10A是等视图。图10B是沿着图10A的线G-G’截取的截面图。
图11A和图11B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图11A是等视图。图11B是沿着图11A的线H-H’截取的截面图。
图12A和图12B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图12A是等视图。图12B是沿着图12A的线J-J’截取的截面图。
图13A和图13B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图13A是等视图。图13B是沿着图13A的线K-K’截取的截面图。
图14A和图14B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图14A是等视图。图14B是沿着图14A的线L-L’截取的截面图。
图15A和图15B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图15A是等视图。图15B是沿着图15A的线M-M’截取的截面图。
图16A至图16D示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的视图。图16A是等视图。图16B是沿着图16A的线N-N’截取的截面图。图16C是沿着图16A的线0-0’截取的截面图。图16D是沿着图16A的线P-P’截取的截面图。
图17是根据本发明的实施例的制造半导体器件的方法的流程图。
图18是根据本发明的实施例的制造半导体器件的方法的流程图。
图19是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图20是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图21是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图22是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图23是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图24是根据本发明的另一实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图25是根据本发明的另一实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图26是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图27是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图28是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图29是根据本发明的另一实施例的制造GAA FET半导体器件的各个阶段的一个阶段的截面图。
图30是根据本发明的实施例的制造半导体器件的方法的流程图。
图31是根据本发明的实施例的制造半导体器件的方法的流程图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但可能依赖于器件的工艺条件和/或期望的性质。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。在本发明中，短语“A、B和C中的一个”意味着“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件，除非另有说明。
在本发明中，提供了一种用于制造GAA FET和堆叠式沟道FET的方法。应该注意，在本发明中，源极和漏极可互换使用，并且其结构基本相同。
随着半导体器件尺寸减小，在形成高纵横比鳍或堆叠纳米线结构时出现困难。鳍结构或堆叠纳米线结构高度包括有源区或结构的上部的高度以及浅沟槽隔离区域的高度。为了形成高纵横比结构，需要深度蚀刻衬底。当形成高纵横比鳍或纳米线结构时，难以控制所需的蚀刻总量。本发明的实施例解决了如本文所述的这些问题。
图1示出了根据本发明的实施例的半导体器件的示意性截面图。根据本发明的一些实施例的半导体器件包括由半导体衬底10形成的多个台面结构20、20’。在台面结构20、20’上方形成沿着X方向布置的多个纳米线结构220。纳米线结构220包括沿着Z方向彼此基本平行堆叠的多条纳米线30。在半导体衬底10中且在台面结构20之间形成浅沟槽隔离层(或隔离绝缘层)60。在一些实施例中，单独的纳米线结构220通过浅沟槽隔离层60与台面结构20、20’分隔开。
图2至图16D示出了根据本发明的实施例的制造GAA FET半导体器件的方法。如图2所示，将杂质离子(掺杂剂)12注入至硅衬底10中以形成阱区域。实施离子注入以防止穿通效应。在一个实施例中，衬底10包括至少在其表面上的单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在一个实施例中，衬底10由Si制成。
衬底10可以包括位于其表面区域中的一个或多个缓冲层(未示出)。缓冲层可以用于逐渐地将晶格常数从衬底的晶格常数改变为源极/漏极区域的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，单晶半导体材料诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可从最底部缓冲层的30原子百分比的锗增加至最顶部缓冲层的70原子百分比的锗。在本发明的一些实施例中，衬底10包括已经适当地掺杂有杂质(例如，p型或n型电导率)的各种区域。掺杂剂12是例如用于n型FinFET的硼(BF2)和用于p型FinFET的磷。
在图3中，在衬底10上方形成由不同材料制成的交替堆叠的第一半导体层30和第二半导体层35。在本发明的一些实施例中，第一半导体层30和第二半导体层35由具有不同晶格常数的材料形成，并且包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一个或多个层。
在一些实施例中，第一半导体层30和第二半导体层35由Si、Si化合物、SiGe、Ge或Ge化合物形成。在一个实施例中，第一半导体层30是Si1-xGex，其中，x大于约0.3，或Ge(x＝1.0)，并且第二半导体层35是Si或Si1-yGey，其中，y小于约0.4并且x>y。在本发明中，“M”化合物或“基于M的化合物”意味着该化合物的主体是M。
在另一实施例中，第二半导体层35是Si1-yGey(其中，y大于约0.3)或Ge，并且第一半导体层30是Si或Si1-xGex，其中，x小于约0.4并且x<y。在又一些其它实施例中，第一半导体层30由Si1-xGex制成，其中，x在从约0.3至约0.8的范围内，并且第二半导体层35由Si1-xGex制成，其中，x在从约0.1至约0.4的范围内。
图3示出了第一半导体层30和第二半导体层35的每类的各五个层。然而，每类层的数量不限于五个，并且在一些实施例中可以小至1(每类一层)，或第一和第二半导体层中的每类的2至10层。通过调整堆叠层的数量，可以调整GAA FET器件的驱动电流。
第一半导体层30和第二半导体层35外延地形成在衬底10上方。第一半导体层30的厚度可以等于、大于或小于第二半导体层35的厚度，并且在一些实施例中，在从约2nm至约40nm的范围内，在其它实施例中在从约3nm至约30nm的范围内，并且在其它实施例中，在约5nm至约10nm的范围内。在一些实施例中，第二半导体层35的厚度在从约2nm至约40nm的范围内，在其它实施例中在从约3nm至约30nm的范围内，并且在其它实施例中在约5nm至约10nm的范围内。在一些实施例中，底部第一半导体层30(与衬底10最靠近的层)比其余的第一半导体层30厚。在一些实施例中，底部第一半导体层30的厚度在从约10nm至约40nm的范围内，或在其它实施例中，在从约10nm至约30nm的范围内。
此外，如图3所示，在堆叠的第一半导体层30和第二半导体层35上方形成硬掩模层40。在一些实施例中，硬掩模层40包括第一掩模层45和第二掩模层50。在一些实施例中，第一掩模层45是由氧化硅制成的垫氧化物层。第一掩模层45可以通过热氧化形成。在一些实施例中，第二掩模层50由氮化硅制成。可以通过化学汽相沉积(CVD)，包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)；物理汽相沉积(PVD)，包括溅射；原子层沉积(ALD)；或其它合适的工艺形成第二掩模层50。
图4A和图4B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的的视图。图4A是等视图。图4B是沿着图4A的线A-A’截取的截面图。
通过使用包括光刻和蚀刻的图案化操作将硬掩模层40图案化为掩模图案。接下来，如图4A和图4B所示，通过使用图案化掩模层来图案化第一半导体层30和第二半导体层35的堆叠层，从而将堆叠层形成为在Y方向上延伸的多个鳍结构15。在一些实施例中，如图4A和图4B所示，衬底10的上部也被蚀刻。在一些实施例中，将衬底的上部蚀刻至约2nm至约40nm的深度。在图4A和图4B中，两个鳍结构15沿着X方向布置。但是鳍结构的数量不限于两个，并且可以多于两个。在一些实施例中，在多个鳍结构15的两侧上形成一个或多个伪鳍结构，以改进图案化操作中的图案保真度。
在一些实施例中，鳍结构15沿着X方向的宽度W1在从约4nm至约40nm的范围内，在其它实施例中在从约5nm至约30nm的范围内，并且在其它实施例中，在从约6nm至约20nm的范围内。在一些实施例中，相邻鳍结构之间的间隔S1在从约20nm至约80nm的范围内，并且在其它实施例中在从约30nm至约60nm的范围内。在一些实施例中，鳍结构15沿着Z方向的高度H1在从约75nm至约300nm的范围内，并且在其它实施例中在从约100nm至约200nm的范围内。
可以通过任何合适的方法图案化鳍结构15。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化该结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化堆叠的鳍结构15。
图5A和图5B示出了根据本发明的实施例的制造GAA FET半导体器件的各个阶段的的视图。图5A是等视图。图5B是沿着图5A的线B-B’截取的截面图。
随后在鳍结构15和衬底10上方形成光刻胶。在一些实施例中，光刻胶是负性或正性光刻胶。如图5A和图5B所示，使用合适的光刻技术以及随后的显影来图案化光刻胶，合适的光刻技术包括选择性地暴露于光化辐射，诸如深紫外辐射或极紫外辐射。在一些实施例中，光刻胶图案25对应于随后形成的台面结构。光刻胶图案25在衬底10的后续蚀刻步骤期间保护鳍结构以形成台面结构20。在一些实施例中，在形成光刻胶层之前，在衬底10上方形成底部抗反射涂层(BARC)。
使用图案化的光刻胶和/或BARC层25作为掩模，使用合适的蚀刻操作选择性地蚀刻衬底10，如图6A和图6B所示，以形成台面结构20。图6A是等视图。图6B是沿着图6A的线C-C’截取的截面图。蚀刻操作中使用的蚀刻剂对衬底10具有选择性。因此，鳍结构未受到衬底蚀刻操作的负面影响。在一些实施例中，蚀刻衬底以形成凹槽215，凹槽215距离衬底10的上表面具有在从约20nm至约100nm的深度H2。在其它实施例中，凹槽H2的深度在从约40nm至约80nm的范围内。如图6A和图6B所示，在共用台面结构20上形成多个鳍结构15。在一些实施例中，在共用台面结构20上的相邻鳍结构15之间没有形成凹槽。图6A和图6B示出了共用台面结构20上的两个鳍结构15，但是在一些实施例中，三个、四个、五个或更多鳍结构15位于共用台面结构20上。在一些实施例中，在共用台面结构20上包括多达十个鳍结构15。
随后去除图案化的光刻胶和/或BARC层。通过合适的光刻胶剥离操作去除图案化的光刻胶和/或BARC层25。在一些实施例中，使用合适的溶剂来去除光刻胶和/或BARC层25。在一些实施例中，通过氧等离子体灰化操作去除光刻胶和/或BARC层25。然后，如图7A和图7B所示，随后在硬掩模层40、鳍结构15和衬底10上方形成绝缘衬垫层55。图7A是等视图。图7B是沿着图7A的线D-D’截取的截面图。在一些实施例中，绝缘衬垫层55共形地覆盖硬掩模层40、鳍结构15和衬底10。在实施例中，绝缘衬垫层55由氮化物(诸如氮化硅)、基于氮化硅的材料(例如，SiON、SiCN或SiOCN)制成。可以通过CVD、LPCVD、PECVD、PVD、ALD或其它合适的工艺形成绝缘衬垫层55。在一些实施例中，绝缘衬垫层55的厚度在从约1nm至约20nm的范围内。在一些实施例中，绝缘衬垫层的厚度在从约3nm至约15nm的范围内。在一些实施例中，绝缘衬垫层55包括不同材料的两层或多层。
在一些实施例中，在氮化物绝缘衬垫层55上方形成诸如氧化硅衬垫层的附加衬垫层65。可以通过CVD、LPCVD、PECVD、PVD、ALD或其它合适的工艺形成附加衬垫层65。在一些实施例中，附加衬垫层65的厚度在从约1nm至约20nm的范围内。在一些实施例中，附加衬垫层65的厚度在从约3nm至约15nm的范围内。
然后，在衬底10上方形成包括一个或多个绝缘材料层的第一绝缘材料层60，使得鳍结构完全嵌入在绝缘层内。用于第一绝缘材料层60的绝缘材料可以包括通过LPCVD、PECVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。可以在绝缘材料层60的形成之后实施退火操作。然后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得绝缘衬垫层55的上表面从第一绝缘材料层60暴露，如图7A和图7B所示。
然后，如图8A和图8B所示，去除第一绝缘材料层60的上部，从而暴露台面20上方的鳍结构15和绝缘衬垫层55。图8A是等视图。图8B是沿着图8A的线E-E’截取的截面图。使用合适的蚀刻操作去除绝缘材料60在鳍结构15之间的部分。填充凹槽215的第一绝缘材料层60也称为隔离绝缘层或浅沟槽隔离(STI)层。在一些实施例中，在共用台面结构20上的鳍结构15之间没有形成浅沟槽隔离层60。
如图9A和图9B所示，在鳍结构15上方形成牺牲栅极介电层85。图9A是等视图。图9B是沿着图9A的线F-F’截取的截面图。在牺牲栅极介电层85上方形成牺牲导电层90。在一些实施例中，牺牲导电层90是随后将被去除的牺牲栅电极层。
牺牲栅极介电层85包括一个或多个绝缘材料层，诸如基于氧化硅的材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层85的厚度在从约1nm至约5nm的范围内。
牺牲栅极介电层85和牺牲栅电极层90形成牺牲栅极结构。通过在鳍结构上方首先毯式沉积牺牲栅极介电层来形成牺牲栅极结构。然后在牺牲栅极介电层上和鳍结构上方形成毯式沉积牺牲栅电极层，从而使得鳍结构完全嵌入在牺牲栅电极层内。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在从约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经历平坦化操作。使用CVD，包括LPCVD和PECVD；PVD；ALD或其它合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层90上方形成上绝缘层95。上绝缘层95可以包括一个或多个层，并且可以通过CVD、PVD、ALD或其它合适的工艺形成。
接下来，使用合适的光刻和蚀刻操作对上绝缘层95实施图案化操作。随后使用合适的蚀刻操作将上绝缘层95中的图案转印至牺牲栅电极层90(和牺牲栅介电层85)。蚀刻操作暴露半导体器件的源极/漏极区域。蚀刻操作去除暴露区中的牺牲栅电极层90，从而留下位于半导体器件的沟道区域上面的牺牲栅极结构。牺牲栅极结构包括牺牲栅极介电层85和剩余的牺牲栅电极层90(例如，多晶硅)。
在形成牺牲栅极结构之后，通过合适的光刻和蚀刻操作从源极/漏极区域处去除牺牲栅极介电层85，以暴露源极/漏极区域中的鳍结构15。然后，如图10A和图10B所示，在暴露的鳍结构15和牺牲栅极结构85、90上方形成一个或多个侧壁间隔件层110。图10A是等视图。图10B是沿着图10A的线G-G’截取的截面图。侧壁间隔件层110以共形方式沉积，使得其形成为分别在牺牲栅极结构的垂直表面(诸如侧壁)、水平表面以及顶部上具有基本相等的厚度。在一些实施例中，侧壁间隔件层110的厚度在从约2nm至约20nm的范围内，在其它实施例中，侧壁间隔件层的厚度在从约5nm至约15nm的范围内。
在一些实施例中，侧壁间隔件层110包括第一侧壁间隔件层和第二侧壁间隔件层。第一侧壁间隔件层可以包括氧化物，诸如氧化硅或任何其它合适的介电材料，并且第二侧壁间隔件层可以包括Si3N4、SiON和SiCN中的一种或多种或任何其它合适的介电材料。在一些实施例中，第一侧壁间隔件层和第二侧壁间隔件层由不同材料制成，因此可以选择性地蚀刻它们。可以通过ALD或CVD或任何其它合适的方法形成第一侧壁间隔件层和第二侧壁间隔件层。
然后，如图11A和图11B所示，侧壁间隔件层110经历各向异性蚀刻，以去除形成在上绝缘层95和鳍结构15的源极/漏极区域以及第一隔离材料层60上方的侧壁间隔件层。图11A是等视图。图11B是沿着图11A中的线H-H’截取的截面图。
接下来，使用合适的蚀刻操作去除鳍结构15的源极/漏极区域中的第一半导体层30或第二半导体层35，以形成堆叠纳米线结构220、220’。第一半导体层30或第二半导体层35的去除使得分别由剩余的第一半导体层30或第二半导体层35形成第一纳米线30和第二纳米线35。第一纳米线(或第一半导体层30)或第二纳米线(或第二半导体层35)沿着Z方向基本彼此平行布置。
第一半导体层30和第二半导体层35由具有不同蚀刻选择性的不同材料制成。因此，用于第一半导体层30的合适的蚀刻剂基本不蚀刻第二半导体层35。例如，当第一半导体层30是Si并且第二半导体层35是Ge或SiGe时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。另一方面，当第一半导体层30是SiGe或Ge并且第二半导体层35是Si时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于HF:HNO3溶液、HF:CH3COOH:HNO3或H2SO4溶液和HF:H2O2:CH3COOH。在一些实施例中，使用干蚀刻技术和湿蚀刻技术的组合来去除第一半导体层30。在一些实施例中，侧壁间隔件层110的部分保留在沿着Z方向最靠近衬底的纳米线30、35之下。
在一些实施例中，在单独的操作中实施第一半导体层去除和第二半导体层去除。在一些实施例中，掩蔽第一鳍结构15并且从第二未掩蔽的鳍结构15处去除第一半导体层30以形成第二纳米线结构220’。然后，第一鳍结构15不受掩蔽，并且掩蔽第二纳米线结构220’。随后从未掩蔽的第一鳍结构15处去除第二半导体层35，从而形成第一纳米线结构220。然后，去除第二纳米线结构220’的掩蔽。因此，形成具有不同材料的纳米线的纳米线结构220、220’，并且可以在同一台面20上形成不同的器件，诸如nFET和pFET。
在去除源极/漏极区域中的第一半导体层30之后，沿着牺牲栅极介电层的暴露的侧面之间以及第一半导体层30之间和第二半导体层35之间形成内间隔件层115，并且在衬底10与第一半导体层30和第二半导体层35之间形成纳米线堆叠绝缘层117，以将源极/漏极与沟道区域和衬底10电隔离。在一些实施例中，纳米线堆叠绝缘层117基本填充最靠近衬底的纳米线30、35与衬底10之间的间隔。在一些实施例中，内间隔件层115基本填充侧壁间隔件110(见图16C和图16D)之下的纳米线30、35之间的间隔。在一些实施例中，纳米线堆叠绝缘层117和内间隔件层115由相同材料形成，相同材料包括氧化物，诸如氧化硅；或氮化物，诸如Si3N4、SiON和SiCN；或包括低k材料的任何其它合适的介电材料。在一些实施例中，低k材料选自由多孔二氧化硅、碳掺杂的二氧化硅和氟掺杂的二氧化硅组成的组。可以通过ALD或CVD或任何其它合适的工艺形成内间隔件层115和纳米线堆叠绝缘层。
在一些实施例中，通过沉积和蚀刻操作形成纳米线堆叠绝缘层117。在一些实施例中，在所有暴露的纳米线周围或第一纳米线30和第二纳米线之间的间隔中以及第一纳米线30之间和第二纳米线35之间的间隔中形成纳米线堆叠绝缘层材料，然后除了最靠近衬底的纳米线30、35和衬底10之间之外，从第一纳米线之间和第二纳米线之间以及从所有纳米线周围去除纳米线堆叠绝缘材料。
随后，如图11A和图11B所示，形成源极/漏极外延层120、120’，从而形成源极/漏极。源极/漏极外延层120、120’包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。对于P沟道FET，硼(B)也可以包含在源极/漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成源极/漏极外延层120。在一些实施例中，源极/漏极设置在栅极结构的相对侧上的纳米线结构上方。源极/漏极外延层120、120’生长在第一半导体层30和第二半导体35上。在一些实施例中，源极/漏极外延层120、120’包裹第一半导体层(纳米线)30和第二半导体层(纳米线)35的暴露部分。在一些实施例中，相邻鳍结构上生长的源极/漏极外延层120、120’彼此合并。在一些实施例中，源极/漏极外延层120的截面具有菱形、六边形、其它多边形或半圆形。在一些实施例中，一个源极/漏极层120用于pFET，而另一源极/漏极层120’用于nFET，反之亦然。
在一些实施例中，纳米线堆叠绝缘层117仅形成在衬底10和最靠近衬底10的第一半导体层30之间，而不形成在衬底10和最靠近衬底的第二半导体层35之间，如图12A和图12B所示，从而将包括第一纳米线30的堆叠纳米线结构220与衬底10隔离。图12A是等视图。图12B是沿着图12中的线J-J’截取的截面图。
随后，在源极/漏极层120、120’、浅沟槽隔离层60和侧壁间隔件层110的侧壁上形成接触蚀刻停止层(CESL)125，并且然后在源极/漏极区域上方形成层间介电(ILD)层130，如图13A和图13B所示。图13A是等视图。图13B是沿着图13A的线K-K’的截面图。
在一些实施例中，位于源极/漏极区域上面的CESL 125具有约1nm至约15nm的厚度。CESL 125可以包括Si3N4、SiON、SiCN或任何其它合适的材料，并且可以通过CVD、PVD或ALD形成。用于ILD层130的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层130。在形成ILD层130之后，实施诸如化学机械抛光(CMP)的平坦化操作，使得牺牲栅电极层90的顶部暴露。CMP也去除了侧壁间隔件层110的部分，以及覆盖牺牲栅电极层90的上表面的上绝缘层95。
然后，去除牺牲栅极结构85、90，从而形成栅极间隔135，其中，鳍结构15的沟道区域暴露，如图14A和图14B所示。图14A是等视图。图14B是沿着图14A的线L-L’截取的截面图。ILD层130在牺牲栅极结构的去除期间保护源极/漏极层120、120’。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅电极层90。当牺牲栅电极层90是多晶硅并且ILD层130是氧化硅时，可以使用诸如四甲基氢氧化铵(TMAH)溶液的湿蚀刻剂来选择性地去除牺牲栅电极层90。通过使用合适的等离子体干蚀刻和/或湿蚀刻操作去除牺牲栅极介电层85。
注意图15A和图15B，使用适当的蚀刻操作去除鳍结构15的沟道区域中的第一半导体层30或第二半导体层35，以形成由第一半导体层(或纳米线30)或者第二半导体层(或纳米线35)的堆叠件构成的堆叠纳米线结构220、220’，第一半导体层(或纳米线30)或者第二半导体层(或纳米线35)沿着Z方向基本彼此平行布置。图15A是等视图。图15B是沿着图15A中的线M-M’截取的截面图。如本文参照图11A和图11B说明的，在单独的操作中实施第一和第二半导体层的去除，其中，在一个操作中去除第一半导体层30，而在另一操作中去除第二半导体层35。
第一半导体层30和第二半导体层35由具有不同蚀刻选择性的不同材料制成。因此，用于第一半导体层30的合适的蚀刻剂基本不蚀刻第二半导体层35。例如，当第一半导体层30是Si并且第二半导体层35是Ge或SiGe时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。另一方面，当第一半导体层30是SiGe或Ge并且第二半导体层35是Si时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于HF:HNO3溶液、HF:CH3COOH:HNO3或H2SO4溶液和HF:H2O2:CH3COOH。在一些实施例中，使用干蚀刻技术和湿蚀刻技术的组合来去除第一半导体层30和第二半导体层35。
沟道区域中的半导体纳米线35的截面形状示出为矩形，但是可以是任何多边形形状(三角形、菱形等)、具有圆角的多边形形状、圆形或椭圆形(垂直或水平)。
如图16A至图16D所示，在形成第一半导体层30和第二半导体层35的半导体纳米线之后，在每个沟道区域纳米线30、35周围形成栅极介电层155。图16A是等视图。图16B是沿着图16A的线N-N’截取的截面图。图16C是沿着线O-O’截取的截面图。图16D是沿着线P-P’截取的截面图。
在某些实施例中，栅极介电层155包括一个或多个介电材料层，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层155包括形成在沟道层和介电材料之间的界面层。
可以通过CVD、ALD或任何合适的方法形成栅极介电层155。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层155，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层155的厚度在从约1nm至约6nm的范围内。在一些实施例中，栅极介电层155用作将纳米线堆叠件与衬底隔离的纳米线堆叠绝缘层。
在一些实施例中，在形成栅极介电层155之后，在栅极间隔135中的栅极介电层155上方形成栅电极层170。栅电极层170形成在栅极介电层155上以围绕或包裹每条纳米线30、35。
栅电极层170包括一个或多个导电材料层，诸如铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其它合适的方法形成栅电极层170。在一些实施例中，栅电极层170也沉积在ILD层130的上表面上方，并且然后通过使用例如CMP平坦化栅电极层的形成在ILD层130上方的部分，直至露出ILD层130的顶面。
在本发明的一些实施例中，一个或多个阻挡层和/或功函调整层165介于栅极介电层155和栅电极层170之间。在一些实施例中，阻挡层由导电材料制成，导电材料诸如TiN或TaN的单层或TiN和TaN的多层。
在本发明的一些实施例中，一个或多个功函调整层165介于栅极介电层155或阻挡层与栅电极层170之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料中的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成功函调整层。此外，可以单独形成用于n沟道FET和p沟道FET的功函调整层，其可以使用不同的金属层作为栅电极层170。
应该理解，根据所公开的方法形成的GAA FET经历进一步的互补金属氧化物半导体(CMOS)工艺以形成各个部件，诸如覆盖绝缘层、接触件/通孔、硅化物层、互连金属层、介电层、钝化层、带信号线的金属化层等。
本发明的实施例是根据图17中示出的流程图制造半导体器件的方法300。该方法包括在半导体衬底上方形成多个鳍结构的操作S310。多个鳍结构在半导体衬底的第一区域上方的第一方向上延伸，多个鳍结构沿着基本垂直于第一方向的第二方向布置，并且每个鳍结构均包括布置在基本垂直于第一方向和第二反向的第三方向上的交替堆叠的第一半导体层和第二半导体层(例如，见图4A至图4B)。第一半导体层和第二半导体层由不同材料制成。在操作S320中去除半导体衬底的部分。去除的半导体衬底的部分位于半导体衬底的沿着第二方向位于半导体衬底的第一区域的相对侧的第二区域中(例如，见图6A至图6B)。在一些实施例中，去除半导体衬底的部分通过以下步骤实现：在鳍结构上方形成光刻胶和/或BARC层；图案化光刻胶和/或BARC层，使得待去除的衬底的部分未由光刻胶和/或BARC层覆盖；实施蚀刻操作以将衬底的未由光刻胶和/或BARC层覆盖的部分去除至特定深度；并且在蚀刻衬底之后去除覆盖鳍结构的剩余光刻胶，从而在共用台面结构上形成多个鳍结构。在操作S330中，从多个鳍结构的每个中的将要形成栅极结构的区域中去除第一半导体层或第二半导体层(例如，见图15A和图15B)。然后，在操作S340中，在第一半导体层或第二半导体层上方形成栅极结构。栅极结构包裹第一半导体层或第二半导体层(例如，见图16A至图16D)。在一些实施例中，栅极结构限定半导体器件的沟道区域。
本发明的另一实施例是根据图18中示出的流程图制造半导体器件的方法400。该方法包括在半导体衬底上方形成多个交替的第一半导体层和第二半导体层的操作S410(例如，见图3)。第一半导体层和第二半导体层由不同材料制成。在操作S420中，从多个交替的第一半导体层和第二半导体层形成第一多个鳍结构。多个鳍在第一方向上延伸并且沿着基本垂直于第一方向的第二方向布置(例如，见图4A和图4B)。接下来，在操作S430中，由半导体衬底形成台面结构通过以下步骤实现：在鳍结构上方形成光刻胶和/或BARC层；图案化光刻胶和/或BARC层，使得随后要去除的衬底的部分未由光刻胶和/或BARC层覆盖；实施蚀刻操作以将衬底的未由光刻胶和/或BARC层覆盖的部分去除至特定深度；以及在蚀刻衬底之后去除覆盖鳍结构的剩余光刻胶。第一多个鳍结构设置在台面结构上方(例如，见图6A和图6B)。在操作S440中，从多个鳍结构中的每个去除第一半导体层或第二半导体层以形成第一多个堆叠纳米线结构。在要形成栅极结构的区域中去除第一或第二半导体层。每个堆叠纳米线结构均包括布置在基本垂直于第一和第二方向的第三方向上的多条纳米线(例如，见图15A和图15B)。在操作S450中，在衬底与纳米线堆叠结构中在第三方向上最靠近衬底的纳米线之间形成纳米线堆叠绝缘层(例如，见图16A和图16B)。
图19至图29示出了根据本发明的实施例的制造GAA FET半导体器件的另一方法。从图3的结构开始，在衬底10上方形成由不同材料制成的交替堆叠的第一半导体层30和第二半导体层35，图案化该结构以形成多个鳍结构15，如图19所示。图19是示出根据本发明的实施例的制造GAA FET半导体器件的各个阶段中的截面图。
通过使用包括光刻和蚀刻的图案化操作将硬掩模层40图案化为掩模图案。然后，通过使用图案化的掩模层来图案化第一半导体层30和第二半导体层35的堆叠层以及下面的衬底10，从而将堆叠层和部分衬底形成为在衬底10的第一区域205上方沿着X方向布置的第一多个鳍结构15，以及布置在衬底10的第二区域205’上方的第二多个鳍结构15。衬底10的第一区域205和第二区域205’通过介于中间的第三区域210间隔开。在图19中，两个鳍结构15包括在第一多个鳍结构和第二多个鳍结构中。但是每个多个鳍结构中的鳍结构的数量不限于两个，并且可以多于两个。在一些实施例中，在多个鳍结构15的两侧上形成一个或多个伪鳍结构，以改进图案化操作中的图案保真度。
鳍结构15沿着X方向的宽度、高度和间隔均可以在本文中参照图4B所公开的范围内。可以通过任何合适的方法图案化鳍结构15，如前所述。
图20是根据本发明的实施例的制造GAA FET半导体器件的各个阶段中的一个阶段的截面图。通过使用合适的光刻和蚀刻操作，沿着X方向将衬底10的位于第一区域205和第二区域205’两侧上的部分去除，从而形成台面结构20、20’。在一些实施例中，台面结构20、20’通过在鳍结构15上方形成光刻胶和/或BARC层的操作形成。图案化光刻胶和/或BARC层，使得衬底中位于第一区域205和第二区域205’两侧的部分去除。随后使用合适的蚀刻操作蚀刻暴露的第一区域205和第二区域205’，并且使用合适的去除操作(诸如光刻胶剥离或氧等离子体灰化)去除图案化的光刻胶和/或BARC层。在一些实施例中，蚀刻衬底以在衬底的第三区域210中形成凹槽215，凹槽215具有距离衬底10的上表面约20nm至约100nm的范围内的深度H2，如参照图6B说明的。在其它实施例中，凹槽H2的深度在约40nm至约80nm的范围内。如图20所示，在衬底的区域205上方的共用台面结构20上形成第一多个鳍结构15，并且在衬底的区域205’上方的共用台面结构20’上形成第二多个鳍结构15。在一些实施例中，在共用台面结构20、20’上的相邻鳍结构15之间没有形成凹槽。
随后在硬掩模层40、鳍结构15和衬底10上方形成绝缘衬垫层55，如图21所示。图21是根据本发明的实施例的制造GAA FET半导体器件的各个阶段中的一个阶段的截面图。在一些实施例中，绝缘衬垫层55共形地覆盖硬掩模层40、鳍结构15和衬底10。在实施例中，绝缘衬垫层55由氮化物(诸如氮化硅、基于氮化硅的材料(例如，SiON、SiCN或SiOCN)或氮化碳)制成。可以通过CVD、LPCVD、PECVD、PVD、ALD或其它合适的工艺形成绝缘衬垫层55。在一些实施例中，绝缘衬垫层55的厚度在约1nm至约20nm的范围内。在一些实施例中，绝缘衬垫层的厚度在约3nm至约15nm的范围内。在一些实施例中，绝缘衬垫层55包括不同材料的两层或多层。
在一些实施例中，在氮化物绝缘衬垫层55上方形成附加衬垫层65，诸如氧化硅衬垫层。可以通过CVD、LPCVD、PECVD、PVD、ALD或其它合适的工艺形成附加衬垫层65。在一些实施例中，附加衬垫层65的厚度在约1nm至约20nm的范围内。在一些实施例中，附加衬垫层65的厚度在从约3nm至约15nm的范围内。
然后，在衬底10上方形成包括一个或多个绝缘材料层的第一绝缘材料层60，使得鳍结构完全嵌入在绝缘层内。用于第一绝缘材料层60的绝缘材料可以包括通过LPCVD、PECVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。可以在绝缘材料层60的形成之后实施退火操作。然后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得绝缘衬垫层55的上表面从第一绝缘材料层60暴露。
然后，如图22所示，去除第一绝缘材料层60的上部，从而暴露台面20、20’上方的鳍结构15和绝缘衬垫层55。图22是根据本发明的实施例的制造GAA FET半导体器件的各个阶段中的一个阶段的截面图。使用合适的蚀刻操作以去除绝缘材料60在鳍结构15之间的部分。填充凹槽215的第一绝缘材料层60也称为隔离绝缘层或浅沟槽隔离(STI)层。在一些实施例中，在共用台面结构20、20’上的鳍结构15之间没有形成浅沟槽隔离层60。
图23是沿着根据本发明的实施例的制造GAA FET半导体器件的各个阶段中的一个阶段的源极/漏极区域的截面图。如图23所示，使用合适的蚀刻操作去除鳍结构15的源极/漏极区域中的第一半导体层30或第二半导体层35，以形成堆叠纳米线结构220、220’。第一半导体层30或第二半导体层35的去除使得分别由剩余的第一半导体层30或第二半导体层35形成第一纳米线30和第二纳米线35。第一纳米线(或第一半导体层30)或第二纳米线(或第二半导体层35)沿着Z方向基本彼此平行布置。
第一半导体层30和第二半导体层35由具有不同蚀刻选择性的不同材料制成。因此，适用于第一半导体层30的的蚀刻剂基本不蚀刻第二半导体层35。例如，当第一半导体层30是Si并且第二半导体层35是Ge或SiGe时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。另一方面，当第一半导体层30是SiGe或Ge并且第二半导体层35是Si时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于HF:HNO3溶液、HF:CH3COOH:HNO3或H2SO4溶液和HF:H2O2:CH3COOH。在一些实施例中，使用干蚀刻技术和湿蚀刻技术的组合来去除第一半导体层30。在一些实施例中，侧壁间隔件层110的部分保留在沿着Z方向最靠近衬底的纳米线30、35之下。
在一些实施例中，在去除第一或第二半导体层之前，实施以下操作：形成牺牲栅极介电层、形成牺牲栅极层、形成上绝缘层以及形成侧壁间隔件层，如本文参照图9A至图11B公开的。
在一些实施例中，在单独的操作中实施第一半导体层去除和第二半导体层去除。在一些实施例中，掩蔽第一鳍结构15并且从第二未掩蔽的鳍结构15处去除第一半导体层30以形成第二纳米线结构220’。然后，去除第一鳍结构15的掩蔽，并且掩蔽第二纳米线结构220’。随后从未掩蔽的第一鳍结构15处去除第二半导体层35，从而形成第一纳米线结构220。然后，去除第二纳米线结构220’的掩蔽。因此，形成具有不同材料的纳米线的纳米线结构220、220’，并且可以在同一台面20上形成不同的器件，诸如nFET和pFET。
在去除源极/漏极区域中的第一半导体层30之后，沿着牺牲栅极介电层的暴露的侧面在第一半导体层30之间和第二半导体层35之间形成内间隔件层115以将源极/漏极区域与沟道区域电隔离，并且在衬底10与第一半导体层30和第二半导体层35之间形成纳米线堆叠绝缘层117，以将源极/漏极与沟道区域和衬底10电隔离。在一些实施例中，纳米线堆叠绝缘层117基本填充最靠近衬底的纳米线30、35和衬底10之间的间隔。在一些实施例中，内间隔件层115基本填充侧壁间隔件110(见图16C和图16D)之下的纳米线30、35之间的间隔。在一些实施例中，纳米线堆叠绝缘层117和内间隔件层115由相同材料形成，相同材料包括氧化物，诸如氧化硅；或氮化物，诸如Si3N4、SiON和SiCN；或包括低k材料的任何其它合适的介电材料。在一些实施例中，低k材料选自由多孔二氧化硅、碳掺杂的二氧化硅和氟掺杂的二氧化硅组成的组。可以通过ALD或CVD或任何其它合适的工艺形成内间隔件层115和纳米线堆叠绝缘层117。
在一些实施例中，通过沉积和蚀刻操作形成纳米线堆叠绝缘层117。在一些实施例中，在所有暴露的纳米线周围或第一纳米线30和第二纳米线之间的间隔中以及第一纳米线30之间和第二纳米线35之间的间隔中形成纳米线堆叠绝缘层材料，然后，除了最靠近衬底的纳米线30、35和衬底10之间，从第一纳米线和第二纳米线之间以及所有纳米线周围去除纳米线堆叠绝缘材料。
随后，形成源极/漏极外延层120、120’。源极/漏极外延层120、120’包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。对于P沟道FET，硼(B)也可以包含在源极/漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成源极/漏极外延层120。源极/漏极外延层120、120’生长在第一半导体层30和第二半导体35上。在一些实施例中，源极/漏极外延层120、120’包裹第一半导体层(纳米线)30和第二半导体层(纳米线)35的暴露部分的周围。在一些实施例中，相邻鳍结构上生长的源极/漏极外延层120、120’彼此合并。在一些实施例中，源极/漏极外延层120的截面具有菱形、六边形、其它多边形或半圆形。
图24是沿着根据本发明的另一实施例的制造GAA FET半导体器件的各个阶段中的一个阶段的源极/漏极区域的截面图。本发明不限于在共用台面20、20’上形成两种不同类型的纳米线结构220、220’(第一纳米线30和第二纳米线35)和两个不同的源极/漏极层120、120’(n型或p型)。本发明包括在共用台面20、20’上形成相同类型的纳米线结构(仅第一纳米线30或仅第二纳米线35)和相同类型的源极/漏极层120、120’(仅n型或仅p型)，如图24所示。本发明的实施例包括在单个台面上形成多个nFET，在单个台面上形成多个pFET，或在单个台面上形成nFET和pFET的组合。
图25是沿着根据本发明的另一实施例的制造GAA FET半导体器件的各个阶段中的一个阶段的源极/漏极区域的截面图。在一些实施例中，相邻纳米线结构220、220’上的源极/漏极层120、120’在外延生长操作期间合并，如图25所示。
随后，在源极/漏极层120、120’、浅沟槽隔离层60以及侧壁间隔件层110的侧壁上形成接触蚀刻停止层(CESL)125，并且然后在源极/漏极区域上方形成层间介电(ILD)层130，如图26所示。图26是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的沿着源极/漏极区域的截面图。
在一些实施例中，位于源极/漏极区域上面的CESL 125具有约1nm至约15nm的厚度。CESL 125可以包括Si3N4、SiON、SiCN或任何其它合适的材料，并且可以通过CVD、PVD或ALD形成。用于ILD层130的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层130。在形成ILD层130之后，实施诸如化学机械抛光(CMP)的平坦化操作。
如图27所示，暴露鳍结构15的沟道区域，从而形成栅极间隔135。图27是沿着根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的沟道区域的截面图。在暴露沟道区域之前，去除牺牲栅极结构，如本文参照图14A和图14B说明的。使用适当的蚀刻操作去除鳍结构15的沟道区域中的第一半导体层30或第二半导体层35，以形成由第一半导体层(或纳米线30)或第二半导体层(或纳米线35)的堆叠件构成的堆叠纳米线结构220、220’，第一半导体层(或纳米线30)或第二半导体层(或纳米线35)沿着Z方向基本彼此平行布置。在一些实施例中，在单独的操作中实施第一半导体层30和第二半导体层35的去除，如本文参照图23说明的。
第一半导体层30和第二半导体层35由具有不同蚀刻选择性的不同材料制成。因此，适用于第一半导体层30的蚀刻剂基本不蚀刻第二半导体层35。例如，当第一半导体层30是Si并且第二半导体层35是Ge或SiGe时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。另一方面，当第一半导体层30是SiGe或Ge并且第二半导体层35是Si时，可以使用湿蚀刻剂选择性地去除第一半导体层30，湿蚀刻剂诸如但不限于HF:HNO3溶液、HF:CH3COOH:HNO3或H2SO4溶液和HF:H2O2:CH3COOH。在一些实施例中，使用干蚀刻技术和湿蚀刻技术的组合来去除第一半导体层30和第二半导体层35。
半导体纳米线35在沟道区域中的截面形状示出为矩形，但是可以是任何多边形形状(三角形、菱形等)、具有圆角的多边形形状、圆形或椭圆形(垂直或水平)。
如图28所示，在形成第一半导体层30和第二半导体层35的半导体纳米线之后，在每个沟道区域纳米线30、35周围、隔离绝缘层60上方以及衬底10与Z方向上最靠近衬底的纳米线30、35之间形成栅极介电层155。图28是根据本发明的实施例的制造GAA FET半导体器件的各个阶段的一个阶段的沿着沟道区域的截面图。
在某些实施例中，栅极介电层155包括一个或多个介电材料层，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层155包括形成在沟道层和介电材料之间的界面层。
可以通过CVD、ALD或任何合适的方法形成栅极介电层155。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层155，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层155的厚度在约1nm至约6nm的范围内。在一些实施例中，栅极介电层155用作将纳米线堆叠件与衬底隔离的纳米线堆叠绝缘层，或用作内间隔件层115。
在一些实施例中，在形成栅极介电层155之后，在栅极间隔135中的栅极介电层155上方形成栅电极层170。栅电极层170形成在栅极介电层155上以围绕或包裹每条纳米线30、35。
栅电极层170包括一个或多个导电材料层，诸如铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其它合适的方法形成栅电极层170。在一些实施例中，栅电极层170也沉积在ILD层130的上表面上方，然后通过使用例如CMP平坦化栅电极层的形成在ILD层130上方的部分，直至露出ILD层130的顶面。
在本发明的一些实施例中，一个或多个阻挡层和/或功函调整层165介于栅极介电层155和栅电极层170之间。在一些实施例中，阻挡层由导电材料制成，诸如TiN或TaN的单层或TiN和TaN的多层。
在本发明的一些实施例中，一个或多个功函调整层165介于栅极介电层155或阻挡层与栅电极层170之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料中的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成功函调整层。此外，可以分别形成用于n沟道FET和p沟道FET的功函调整层，n沟道FET和p沟道FET可以使用不同的金属层作为栅电极层170。
在一些实施例中，形成在衬底10的第一和第二区域上方的半导体器件是互补金属氧化物半导体场效应晶体管(CMOSFET)。CMOSFET提供有形成在同一台面结构20、20’上的pFET和nFET，其中，一个纳米线堆叠件是pFET，而共用台面结构20、20’上的另一纳米线堆叠件是nFET。相邻台面结构20、20’上的CMOSFET通过隔离绝缘层或浅沟槽隔离60分隔开，而共用台面上的pFET和nFET鳍结构15没有与隔离绝缘层或浅沟槽隔离60分隔开。
在一些实施例中，单独的鳍结构15’形成在台面结构20、20’的外部，并且通过浅沟槽隔离60与台面结构20、20’分隔开(例如，见图1)。在一些实施例中，单独的鳍结构15’是形成在台面结构20、20’的外部的伪鳍结构，以减小由浅沟槽隔离形成工艺引起的应力。
图29是沿着根据本发明的另一实施例的制造GAA FET半导体器件的各个阶段的一个阶段的沟道区域的截面图。本发明不限于在共用台面20、20’上形成两种不同类型的纳米线结构220、220’(第一纳米线30和第二纳米线35)。如图29所示，本发明包括在共用台面20、20’上形成相同类型的纳米线结构(仅第一纳米线30或仅第二纳米线35)。本发明的实施例包括在单个台面上形成多个nFET，在单个台面上形成多个pFET，或在单个台面上形成nFET和pFET的组合。虽然在每个台面上示出了两个堆叠纳米线结构，但是在一些实施例中，在每个台面上形成三个、四个、五个或多个堆叠纳米线结构。在一些实施例中，在每个台面上形成多达十个堆叠纳米线结构。
应当理解，根据公开的方法形成的GAA FET经历进一步的互补金属氧化物半导体(CMOS)工艺以形成各个部件，诸如覆盖绝缘层、接触件/通孔、硅化物层、互连金属层、介电层、钝化层、带信号线的金属化层等。
本发明的实施例是根据图30中示出的流程图制造半导体器件的方法500。该方法包括在半导体衬底上形成多个交替的第一半导体层和第二半导体层的操作S510(例如，见图3)。第一半导体层和第二半导体层由不同材料制成。在操作S520中，由多个交替的第一半导体层和第二半导体层形成第一多个鳍结构，并且在操作S530中，由多个交替的第一半导体层和第二半导体层形成第二多个鳍结构。第一和第二多个鳍结构分别在在半导体衬底的第一和第二区域上方沿第一方向上延伸。第一和第二多个鳍结构沿着基本垂直于第一方向的第二方向布置(例如，见图19)。在操作S540中，在半导体衬底中形成凹槽。在半导体衬底的第一和第二区域之间的第三区域中形成凹槽(例如，见图20)。在一些实施例中，形成凹槽包括：在第一多个鳍结构和第二多个鳍结构上方形成光刻胶和/或BARC层；通过使用合适的光刻操作来图案化光刻胶和/或BARC层以暴露半导体衬底的第一和第二区域之间的第三区域中的衬底的部分；将半导体衬底的第三区域蚀刻至一定深度，以及随后使用合适的光刻胶去除操作去除剩余的光刻胶和/或BARC层。在操作S550中，用绝缘材料填充凹槽(例如，见图21和图22)。然后，在操作S560中，从第一多个和第二多个鳍结构的每个去除第一半导体层或第二半导体层，从而分别形成多个第一堆叠纳米线结构和多个第二堆叠纳米线结构。随后在操作S570中，分别在衬底与第一多个堆叠纳米线结构和第二多个堆叠纳米线结构的每个纳米线结构的最靠近衬底的纳米线之间形成纳米线堆叠绝缘层。
在一些实施例中，实施从第一多个和第二多个鳍结构的每个去除第一半导体层或第二半导体层，如上述图31中所示的操作。图31是示出从鳍结构去除第一或第二半导体层的方法600的流程图。在操作S610中，掩蔽多个第一堆叠纳米线结构中的一个。然后，在操作S620中，从多个第一堆叠纳米线结构中未掩蔽的另一个处去除第一半导体层。在操作S630中，去除多个第一堆叠纳米线结构中的一个的掩蔽，并且在操作S640中掩蔽多个第一堆叠纳米线结构中的另一个。在操作S650中，从多个第一堆叠纳米线结构的一个处去除第二半导体层。然后，在操作S660中，去除多个第一堆叠纳米线结构中的另一个的掩蔽。
本发明的实施例包括位于具有多个堆叠纳米线结构的台面结构之间，而不是位于各个堆叠纳米线结构之间的浅沟槽隔离(STI)层。通过消除各个堆叠纳米线结构之间的浅沟槽隔离层，本发明的实施例提供高纵横比(>9)和增加的器件密度。本发明提供了具有减小的堆叠纳米线结构高度和节距以及减小的STI深度的半导体器件。根据本发明，形成半导体器件所需要的蚀刻量减少。本发明的实施例具有改进的电荷传输和短沟道控制，从而提供改进的器件性能。所公开的方法可以有效地集成至半导体器件制造工艺流程中。
本发明的实施例是半导体器件，包括在第一方向上延伸并且设置在半导体衬底的第一区域上方的第一多个堆叠纳米线结构。第一多个堆叠纳米线结构的每个纳米线结构均包括在基本垂直于第一方向的第二方向上布置的多条纳米线。纳米线堆叠绝缘层位于衬底和第一多个堆叠纳米线结构的每个纳米线结构的最靠近衬底的纳米线之间。至少一个第二堆叠纳米线结构设置在半导体衬底的第二区域上方，并且浅沟槽隔离层位于半导体衬底的第一区域和第二区域之间。在实施例中，在第一多个堆叠纳米线结构的堆叠纳米线结构之间不存在浅沟槽隔离层。在实施例中，第一多个堆叠纳米线结构设置在共用台面结构上方。在实施例中，半导体器件包括设置在每个纳米线结构上方的限定沟道区域的栅极结构，其中，栅极结构在基本垂直于第一方向和第二方向的第三方向上延伸。在实施例中，栅极结构包裹每条纳米线。在实施例中，半导体器件包括设置在栅极结构的相对侧上的源极/漏极。在实施例中，纳米线堆叠绝缘层包括由设置在源极/漏极区域与衬底之间的氮化硅、碳氮化硅或低k材料制成的第一纳米线堆叠绝缘层。在实施例中，低k材料选自由多孔二氧化硅、碳掺杂的二氧化硅和氟掺杂的二氧化硅组成的组。在实施例中，纳米线堆叠绝缘层包括位于沟道区域中的由设置在最靠近衬底的纳米线和衬底之间的氧化硅或高k材料制成的第二纳米线堆叠绝缘层。
本发明的另一实施例是半导体器件，包括在第一方向上延伸并且设置在半导体衬底的第一区域上方的第一多个堆叠纳米线结构。第一多个堆叠纳米线结构的每个纳米线结构均包括在基本垂直于第一方向的第二方向上布置的多条纳米线。至少一个第二堆叠纳米线结构设置在半导体衬底的第二区域上方。至少一个第二堆叠纳米线结构的每个纳米线结构均包括在第二方向上布置的多条纳米线。浅沟槽隔离层位于半导体衬底的第一区域和第二区域之间。在第一多个堆叠纳米线结构的堆叠纳米线结构之间以及层级之下不存在浅沟槽隔离层。在实施例中，设置在半导体衬底的第二区域上方的至少一个第二堆叠纳米线结构包括第二多个堆叠纳米线结构。在实施例中，在第二多个堆叠纳米线结构的堆叠纳米线结构的之间和层级之下不存在浅沟槽隔离层。在实施例中，每个堆叠纳米线结构中的纳米线基本彼此平行布置。在实施例中，第一多个堆叠纳米线结构设置在共用台面结构上方。在实施例中，半导体器件包括设置在每个纳米线结构上方的栅极结构，其中，栅极结构在基本垂直于第一方向和第二方向的第三方向上延伸。在实施例中，栅极结构包裹每条纳米线。
本发明的另一实施例是半导体器件，包括设置在半导体衬底上的第一台面结构上方的第一互补金属氧化物场效应晶体管(CMOSFET)。第一CMOSFET包括第一堆叠纳米线结构和第二堆叠纳米线结构。第二CMOSFET设置在半导体衬底上的第二台面结构上方。第二CMOSFET包括第三堆叠纳米线结构和第四堆叠纳米线结构。浅沟槽隔离层设置在第一台面结构和第二台面结构之间。在第一堆叠纳米线结构和第二堆叠纳米线结构之间不存在浅沟槽隔离层，并且在第三堆叠纳米线结构和第四堆叠纳米线结构之间不存在浅沟槽隔离层。在实施例中，半导体器件包括位于第一台面和第一堆叠纳米线结构的最靠近第一台面的纳米线之间的第一纳米线堆叠绝缘层，以及位于第二台面和第三堆叠纳米线结构的最靠近第二台面的纳米线之间的第二纳米线堆叠绝缘层。在实施例中，栅极结构设置在每个纳米线结构上方。在实施例中，栅极结构包裹每条纳米线。
本发明的另一实施例是制造半导体器件的方法，包括形成在半导体衬底的第一区域上方的第一方向上延伸的多个鳍结构。多个鳍结构沿着基本垂直于第一方向的第二方向布置，并且每个鳍结构均包括交替堆叠的第一半导体层和第二半导体层，交替堆叠的第一半导体层和第二半导体层布置在基本垂直于第一方向和第二方向的第三方向上。第一半导体层和第二半导体层由不同材料制成。在半导体衬底的沿着第二方向位于半导体衬底的第一区域的相对侧上的第二区域中去除半导体衬底的部分，从而在第一区域中形成台面结构。从在要形成栅极结构的区域中的多个鳍结构的每个去除第一半导体层或第二半导体层，以形成多个纳米线结构。在去除第一半导体层或第二半导体层之后，在剩余的第一半导体层或剩余的第二半导体层上方形成在第二方向上延伸的栅极结构。栅极结构包裹剩余的第一半导体层或剩余的第二半导体层。在实施例中，通过掩蔽第一区域并且蚀刻第二区域来去除半导体衬底的第二区域。在实施例中，在相邻纳米线结构之间的衬底的第一区域中没有形成凹槽。在实施例中，该方法包括在衬底和多个纳米线结构的每个之间形成绝缘层。在实施例中，该方法包括在栅极结构的相对侧上形成源极/漏极。在实施例中，该方法包括在将要形成源极/漏极的区域中的衬底和多个纳米线结构的每个之间形成纳米线结构绝缘层。在实施例中，形成源极/漏极包括在栅极结构的相对侧上的纳米线上方形成外延半导体层。在实施例中，形成栅极结构包括在半导体衬底上方形成栅极介电层并且在栅极介电层上方形成栅电极层。
本发明的另一实施例是制造半导体器件的方法，包括在半导体衬底上方形成多个交替的第一半导体层和第二半导体层。第一半导体层和第二半导体层由不同材料制成。从多个交替的第一半导体层和第二半导体层形成在第一方向上延伸的第一多个鳍结构。第一多个鳍结构沿着基本垂直于第一方向的第二方向布置。在半导体衬底的形成第一多个鳍结构的第一部分上方形成掩模层。蚀刻半导体衬底的未掩蔽部分以形成第一台面结构。第一多个鳍结构设置在台面结构上方。从要形成栅极结构的区域中的多个鳍结构的每个去除第一半导体层或第二半导体层，以形成第一多个堆叠纳米线结构。每个堆叠纳米线结构均包括在基本垂直于第一和第二方向的第三方向上布置的多条纳米线。在衬底和纳米线堆叠结构中的第三方向上最靠近衬底的纳米线之间形成纳米线堆叠绝缘层。在实施例中，在从多个鳍结构的每个去除第一半导体层或第二半导体层之后形成纳米线堆叠绝缘层。在实施例中，在形成多个交替的第一半导体层和第二半导体层之前，在半导体衬底上方形成纳米线堆叠绝缘层。在实施例中，浅沟槽隔离层不形成在相邻鳍结构之间的衬底的部分中。在实施例中，该方法包括从多个交替的第一半导体层和第二半导体层形成在第一方向上延伸的至少一个第二鳍结构，并且在第一多个鳍结构和至少一个第二鳍结构之间的半导体衬底中形成浅沟槽隔离层。在实施例中，至少一个第二鳍结构包括沿着第二方向布置的多个鳍结构。在实施例中，该方法包括从衬底形成第二台面结构，其中，第二鳍结构设置在第二台面结构上方。在实施例中，在相邻的第二鳍结构之间不存在浅沟槽隔离层。
在本发明的另一实施例中，制造半导体器件的方法包括在半导体衬底上形成多个交替的第一半导体层和第二半导体层。第一半导体层和第二半导体层由不同材料制成。从多个交替的第一半导体层和第二半导体层在半导体衬底的第一区域上方形成在第一方向上延伸的第一多个鳍结构。从多个交替的第一半导体层和第二半导体层在半导体衬底的第二区域上方形成在第一方向上延伸的第二多个鳍结构。第一和第二多个鳍结构沿着基本垂直于第一方向的第二方向布置。第一区域与第二区域间隔开。掩蔽第一区域和第二区域。沿着第二方向在第一区域和第二区域之间的半导体衬底的第三区域中形成第一凹槽。在第一多个鳍结构的与第三区域相对的侧上的与第一区域相邻的半导体衬底中形成第二凹槽。在第二多个鳍结构的与第三区域相对的侧上的与第二区域相邻的半导体衬底中形成第三凹槽。用绝缘材料填充第一凹槽、第二凹槽和第三凹槽。从第一多个和第二多个鳍结构的每个去除第一半导体层或第二半导体层，从而分别形成多个第一堆叠纳米线结构和多个第二堆叠纳米线结构。在衬底和第一多个堆叠纳米线结构和第二多个堆叠纳米线结构的每个纳米线结构的最靠近衬底的纳米线之间形成纳米线堆叠绝缘层。在实施例中，在多个第一堆叠纳米线结构和多个第二堆叠纳米线结构上方形成栅电极结构，并且在栅电极结构的相对侧上形成源极/漏极。在实施例中，多个第一纳米线结构的一个包括包裹第一半导体层的栅电极结构，并且多个第一纳米线结构的另一个包括包裹第二半导体层的栅电极结构。在实施例中，从第一多个和第二多个鳍结构的每个去除第一半导体层或第二半导体层包括：掩蔽多个第一堆叠纳米线结构的一个，从多个第一堆叠纳米线结构的未掩蔽的另一个处去除第一半导体层，去除多个第一堆叠纳米线结构的一个的掩蔽，掩蔽多个第一堆叠纳米线结构的另一个，从多个第一堆叠纳米线结构的一个处去除第二半导体层并且去除多个第一堆叠纳米线结构的另一个处的掩蔽。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
应该理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。

Claims (10)

1.一种半导体器件，包括：
第一多个堆叠纳米线结构，在第一方向上延伸并且设置在半导体衬底的第一区域上方，
其中，所述第一多个堆叠纳米线结构的每个纳米线结构均包括在基本垂直于第一方向的第二方向上布置的多条纳米线；
纳米线堆叠绝缘层，位于所述半导体衬底与所述第一多个堆叠纳米线结构的每个纳米线结构中最靠近衬底的纳米线之间；
至少一个第二堆叠纳米线结构，设置在所述半导体衬底的第二区域上方；以及
浅沟槽隔离层，位于所述半导体衬底的所述第一区域和所述第二区域之间。
2.根据权利要求1所述的半导体器件，其中，在所述第一多个堆叠纳米线结构的堆叠纳米线结构之间不存在浅沟槽隔离层。
3.根据权利要求1所述的半导体器件，其中，所述第一多个堆叠纳米线结构设置在共用台面结构上方。
4.根据权利要求1所述的半导体器件，还包括：栅极结构，设置在每个纳米线结构上方且限定沟道区域，其中，所述栅极结构在基本垂直于所述第一方向和所述第二方向的第三方向上延伸。
5.根据权利要求4所述的半导体器件，其中，所述栅极结构包裹每条纳米线。
6.一种半导体器件，包括：
第一多个堆叠纳米线结构，在第一方向上延伸并且设置在半导体衬底的第一区域上方，
其中，所述第一多个堆叠纳米线结构的每个纳米线结构均包括在基本垂直于所述第一方向的第二方向上布置的多条纳米线；
至少一个第二堆叠纳米线结构，设置在所述半导体衬底的第二区域上方，
其中，所述至少一个第二堆叠纳米线结构的每个纳米线结构均包括在所述第二方向上布置的多条纳米线；以及
浅沟槽隔离层，位于所述半导体衬底的所述第一区域和所述第二区域之间，
其中，在所述第一多个堆叠纳米线结构的堆叠纳米线结构之间以及所述第一多个堆叠纳米线结构的堆叠纳米线结构的平面之下不存在浅沟槽隔离层。
7.根据权利要求6所述的半导体器件，其中，设置在所述半导体衬底的所述第二区域上方的所述至少一个第二堆叠纳米线结构包括第二多个堆叠纳米线结构。
8.根据权利要求7所述的半导体器件，其中，在所述第二多个堆叠纳米线结构的堆叠纳米线结构之间以及所述第二多个堆叠纳米线结构的堆叠纳米线结构的平面之下不存在浅沟槽隔离层。
9.一种制造半导体器件的方法，包括：
在半导体衬底的第一区域上方形成在第一方向上延伸的多个鳍结构，
其中，所述多个鳍结构沿着基本垂直于所述第一方向的第二方向布置，以及
其中，所述多个鳍结构的每个均包括交替堆叠的第一半导体层和第二半导体层，所述交替堆叠的第一半导体层和第二半导体层布置在基本垂直于所述第一方向和所述第二方向的第三方向上，
其中，所述第一半导体层和所述第二半导体层由不同材料制成；
去除所述半导体衬底的在所述半导体衬底的第二区域中的部分，所述第二区域位于沿着所述第二方向与所述半导体衬底的所述第一区域相对的一侧上，从而在所述第一区域中形成台面结构；
从所述多个鳍结构的每个鳍结构中将要形成栅极结构的区域处去除所述第一半导体层或所述第二半导体层，以形成多个纳米线结构；以及
在去除所述第一半导体层或所述第二半导体层之后，在剩余的第一半导体层或剩余的第二半导体层上方形成在所述第二方向上延伸的栅极结构，
其中，所述栅极结构包裹所述剩余的第一半导体层或所述剩余的第二半导体层。
10.根据权利要求9所述的方法，其中，通过掩蔽所述第一区域并且蚀刻所述第二区域来去除所述半导体衬底的第二区域。
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