CN112071837B - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件，所述半导体器件包括：有源区，所述有源区从衬底向上突出；多个沟道图案，所述多个沟道图案在所述有源区上沿第一方向彼此间隔开；以及栅电极，所述栅电极在所述有源区上沿所述第一方向延伸并覆盖所述多个沟道图案。所述多个沟道图案中的每个沟道图案包括在与所述有源区的顶表面垂直的方向上彼此间隔开的多个半导体图案。所述栅电极覆盖所述多个沟道图案之间的所述有源区的所述顶表面。

Description

半导体器件
相关申请的交叉引用
本申请要求于2019年6月11日在韩国知识产权局提交的韩国专利申请No.10-2019-0068761的优先权，其全部内容通过引用合并于此。
技术领域
发明构思涉及半导体器件，更具体地，涉及包括鳍式场效应晶体管的半导体器件。
背景技术
半导体器件包括集成电路，所述集成电路由金属氧化物半导体场效应晶体管(MOSFET)组成或包括MOSFET。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越小。MOSFET的尺寸的减小可能使半导体器件的操作/电气特性劣化。因此，已经进行了研究以制造/制作具有优异或改善的性能的半导体器件，同时克服由于半导体器件的集成而带来的限制。
发明内容
发明构思的一些示例实施例提供了可以更高效地和/或更容易地制造的半导体器件。
发明构思的一些示例实施例提供了具有提高的集成电路设计的自由度的半导体器件。
根据发明构思的一些示例实施例，一种半导体器件可以包括：有源区，所述有源区从衬底向上突出；多个沟道图案，所述多个沟道图案位于所述有源区上，所述多个沟道图案在第一方向上彼此间隔开；以及栅电极，所述栅电极位于所述有源区上，所述栅电极在所述第一方向上延伸并围绕所述多个沟道图案。所述多个沟道图案中的每个沟道图案包括在与所述有源区的顶表面垂直的方向上彼此间隔开的多个半导体图案。所述栅电极覆盖所述多个沟道图案之间的所述有源区的所述顶表面。
根据发明构思的一些示例实施例，一种半导体器件可以包括：器件隔离图案，所述器件隔离图案位于衬底上；第一有源区和第二有源区，所述第一有源区与所述第二有源区隔着所述器件隔离图案，所述第一有源区和所述第二有源区从所述衬底向上突出并在第一方向上彼此间隔开；多个第一沟道图案，所述多个第一沟道图案位于所述第一有源区上，所述多个第一沟道图案在所述第一方向上彼此间隔开；至少一个第二沟道图案，所述至少一个第二沟道图案位于所述第二有源区上；以及栅电极，所述栅电极在所述第一方向上延伸伸展跨过所述第一有源区和所述第二有源区，所述栅电极围绕所述多个第一沟道图案和所述至少一个第二沟道图案。所述多个第一沟道图案中的每个第一沟道图案包括在与所述第一有源区的顶表面垂直的方向上彼此间隔开的多个第一半导体图案。所述至少一个第二沟道图案包括在与所述第二有源区的顶表面垂直的方向上彼此间隔开的多个第二半导体图案。
附图说明
图1示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。
图2A、图2B和图2C示出了分别沿着图1中的线A-A'、线B-B'和线C-C'截取的截面图。
图3A至图9C示出了分别沿着图1中的线A-A'、线B-B'和线C-C'截取的截面图，显示出根据发明构思的一些示例实施例的制造半导体器件的方法。
图10示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。
图11A、图11B和图11C示出了分别沿着图10中的线A-A'、线B-B'和线C-C'截取的截面图。
图12示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。
图13A、图13B和图13C示出了分别沿着图12中的线A-A'、线B-B'和线C-C'截取的截面图。
图14示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。
图15示出了沿着图14中的线A-A'截取的截面图。
图16示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。
图17示出了沿着图16中的线A-A'截取的截面图。
图18示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。
图19A、图19B和图19C示出了分别沿着图18中的线A-A'、线B-B'和线C-C'截取的截面图。
图20是根据一些示例实施例的电子系统的框图。
具体实施方式
下面将结合附图详细描述发明构思的一些示例实施例，以帮助清楚地理解发明构思。
图1示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。图2A、图2B和图2C示出了分别沿着图1中的线A-A'、线B-B'和线C-C'截取的截面图。
参照图1、图2A、图2B和图2C，有源区102可以设置在衬底100上。衬底100可以包括半导体衬底，例如可以为半导体衬底。例如，衬底100可以是或可以包括硅衬底或绝缘体上硅(SOI)衬底。有源区102可以从衬底100向上突出。有源区102可以沿着与衬底100的底表面100B平行的第一方向D1和第二方向D2延伸，并且可以沿着与衬底100的底表面100B垂直的第三方向D3从衬底100突出。第一方向D1和第二方向D2可以彼此相交。第一方向D1和第二方向D2可以彼此垂直。
器件隔离图案ST可以设置在衬底100上，限定有源区102。器件隔离图案ST可以在有源区102的相对侧设置在衬底100上。例如，器件隔离图案ST可以在第一方向D1上隔着有源区102彼此间隔开，同时在第二方向D2上延伸。有源区102可以是器件隔离图案ST之间的单个有源区。器件隔离图案ST可以包括氧化物、氮化物或氮氧化物中的一种或更多种。器件隔离图案ST可以利用诸如原位蒸汽生成(ISSG)之类的氧化工艺来形成；然而，发明构思不限于此。在某些示例实施例中，器件隔离图案ST可以暴露有源区102的上侧表面。例如，器件隔离图案ST的顶表面ST_U的水平高度可以低于有源区102的顶表面102U的水平高度。在示例实施例的描述中，术语“水平高度”表示从衬底100的底表面100B测量的高度。
多个沟道图案AP可以设置在有源区102上。沟道图案AP可以在有源区102的顶表面102U上沿第一方向D1彼此间隔开。每个沟道图案AP可以包括沿着与有源区102的顶表面102U垂直的方向(例如，第三方向D3)堆叠的多个半导体图案104。半导体图案104可以沿着与有源区102的顶表面102U垂直的方向(例如，第三方向D3)彼此间隔开。最下面的半导体图案104可以沿着与有源区102的顶表面102U垂直的方向(例如，第三方向D3)与有源区102的顶表面102U间隔开。尽管示出了三个半导体图案104，但是发明构思不限于此，并且半导体图案104的数目可以为两个，或者可以为四个以上，例如五个、六个或七个。半导体图案104可以包括硅(Si)、锗(Ge)或硅锗(SiGe)中的一种或更多种。
有源区102和沟道图案AP可以均具有沿着第一方向D1的宽度。沟道图案AP的宽度W1、W2和W3可以与包括在每个沟道图案AP中的半导体图案104的宽度相同。有源区102的宽度102W可以大于沟道图案AP的宽度W1、W2和W3之和(例如，102W＞(W1+W2+W3))。有源区102的宽度102W可以等于或大于沟道图案AP的宽度W1、W2和W3与沟道图案AP之间的距离d1和d2之和(例如，102W≥(W1+W2+W3+d1+d2))。沟道图案AP之间的距离d1和d2均可以是一对相邻的沟道图案AP之间的在第一方向D1上的距离。有源区102的宽度102W可以是有源区102的顶部处的宽度。在一些示例实施例中，至少一个沟道图案AP的宽度W1可以不同于其他沟道图案AP的宽度W2和W3中的一者或两者。在一些示例实施例中，沟道图案AP的宽度W1、W2和W3可以彼此不同，而在一些示例实施例中，可以彼此相同。
在一些示例实施例中，至少一对沟道图案AP之间的距离d1可以不同于另一对沟道图案AP之间的距离d2。在一些示例实施例中，沟道图案AP之间的距离d1和d2可以彼此相同。
沟道图案AP可以包括例如第一子沟道图案APa、第二子沟道图案APb和第三子沟道图案APc，第一子沟道图案APa、第二子沟道图案APb和第三子沟道图案APc在有源区102上沿第一方向D1彼此间隔开。在一些示例实施例中，第一子沟道图案APa、第二子沟道图案APb和第三子沟道图案APc的相应的宽度W1、W2和W3可以彼此不同。在一些示例实施例中，三个宽度W1、W2、W3中的两个可以是相同的，而宽度W1、W2、W3中的第三个宽度可以是不同的。第一子沟道图案APa与第二子沟道图案APb之间的距离d1可以不同于第二子沟道图案APb与第三子沟道图案APc之间的距离d2。多个源极/漏极图案SD可以设置在有源区102上，并且可以在有源区102的顶表面102U上沿着第一方向D1和第二方向D2布置。源极/漏极图案SD可以包括源极图案SDa和漏极图案SDb。源极图案SDa可以沿着第一方向D1布置，并可以对应地连接到沟道图案AP的侧表面。漏极图案SDb可以与源极图案SDa在第二方向D2上间隔开。漏极图案SDb可以沿着第一方向D1布置，并可以对应地连接到沟道图案AP的其他侧表面。
源极/漏极图案SD均可以具有沿着第一方向D1的宽度。有源区102的宽度102W可以大于源极图案SDa的宽度W1a、W2a和W3a之和(例如，102W>(W1a+W2a+W3a))。在一些示例实施例中，至少一个源极图案SDa的宽度W1a可以不同于其他源极图案SDa的宽度W2a和W3a中的一者或两者。在一些示例实施例中，源极图案SDa的宽度W1a、W2a和W3a可以彼此不同，而在其他示例实施例中，可以彼此相同。每个漏极图案SDb的宽度可以与对应的源极图案SDa的宽度基本上相同。
每个沟道图案AP可以布置在对应的源极图案SDa与对应的漏极图案SDb之间，并可以连接到对应的源极图案SDa和对应的漏极图案SDb。每个沟道图案AP的半导体图案104可以布置在对应的源极图案SDa与对应的漏极图案SDb之间并与对应的源极图案SDa和对应的漏极图案SDb接触。每个沟道图案AP的半导体图案104可以将对应的源极图案SDa连接到对应的漏极图案SDb。有源结构AS可以由每个沟道图案AP、各个对应的源极图案SDa和各个对应的漏极图案SDb构成，或者可以包括在每个沟道图案AP、各个对应的源极图案SDa和各个对应的漏极图案SDb中。因此，多个有源结构AS可以设置为在有源区102的顶表面102U上沿第一方向D1彼此间隔开。
源极/漏极图案SD可以是或包括外延图案，例如由包括有源区102和每个沟道图案AP的半导体图案104的晶种层形成的同质外延图案或异质外延图案。源极/漏极图案SD可以包括一种或更多种单晶半导体元素。源极/漏极图案SD可以包括硅锗(SiGe)、硅(Si)或碳化硅(SiC)中的一种或更多种。在一些实施例中，源极/漏极图案SD可以被构造为向沟道图案AP提供拉应变(tensile strain)。例如，当半导体图案104包括诸如单晶硅的硅(Si)时，源极/漏极图案SD可以包括硅(Si)和/或碳化硅(SiC)。或者，在一些示例性实施例中，源极/漏极图案SD可以被构造为向沟道图案AP提供压应变(compressive strain)。例如，当半导体图案104包括诸如单晶硅的硅(Si)时，源极/漏极图案SD可以包括硅锗(SiGe)。来自碳或锗的压/拉应变可以改善电子迁移率或空穴迁移率中的一者或两者。源极/漏极图案SD还可以包括杂质，例如但不限于硼、磷或砷中的至少一种。可以采用杂质来改善包括源极/漏极图案SD的晶体管的电特性。当晶体管对应于NMOSFET(例如，是NMOSFET)时，杂质可以是或可以包括例如磷(P)和/或砷(As)。当晶体管对应于PMOSFET(例如，是PMOSFET)时，杂质可以是或可以包括例如硼(B)。源极/漏极图案SD中可以包括其他杂质，例如其他III族和/或V族杂质；然而，示例实施例不限于此。
多个栅极结构GS可以设置在有源区102上，并可以在第一方向D1上延伸以跨过多个有源结构AS和器件隔离图案ST。当在俯视图中观察时，沟道图案AP可以与栅极结构GS交叠，并且源极/漏极图案SD可以设置在栅极结构GS的相对侧。例如，与晶体管的源极对应的图案可以在栅极结构GS的一侧，与晶体管的漏极对应的图案可以在栅极结构GS的相对侧。
栅极结构GS可以包括在第一方向D1上延伸并覆盖多个沟道图案AP的栅电极GE、位于栅电极GE与每个沟道图案AP之间的栅极介电图案GI、位于栅电极GE的侧表面上的栅极间隔物GSP以及位于栅电极GE的顶表面上的栅极覆盖图案CAP。栅极介电图案GI可以在栅电极GE与栅极间隔物GSP之间延伸，并且可以具有与栅电极GE的顶表面基本上共面的最上顶表面。栅电极GE可以覆盖每个沟道图案AP的最上顶表面和侧表面，其中，侧表面在第一方向D1上彼此面对。栅电极GE可以覆盖沟道图案AP之间的有源区102的顶表面102U，并可以在第一方向D1上延伸以覆盖器件隔离图案ST的顶表面ST_U。栅电极GE可以填充有源区102与每个沟道图案AP之间的空间以及半导体图案104之间的空间。栅极介电图案GI可以布置在栅电极GE与每个半导体图案104之间。每个半导体图案104可以隔着栅极介电图案GI与栅电极GE间隔开。栅极介电图案GI可以沿着栅电极GE的底表面延伸，并可以布置在栅电极GE与有源区102之间以及栅电极GE与每个器件隔离图案ST之间。栅电极GE和每个有源结构AS可以构成栅极环绕型场效应晶体管，或者包括在栅极环绕型场效应晶体管中。
栅电极GE可以包括诸如掺杂半导体、导电金属氮化物或金属的半导体中的一种或更多种。掺杂半导体可以包括掺杂多晶硅。栅极介电图案GI可以包括氧化硅层、氮化硅层、氮氧化硅层或高k介电层中的一种或更多种。高k介电层可以包括介电常数大于氧化硅层的介电常数的材料，诸如氧化铪(HfO)、氧化铝(AlO)和/或氧化钽(TaO)。栅极间隔物GSP和栅极覆盖图案CAP可以均包括氧化硅层、氮化硅层或氮氧化硅层中的一种或更多种。栅极间隔物GSP和栅极覆盖图案CAP可以包括相同或不同的材料。
间隔物图案110可以设置在栅电极GE与每个源极/漏极图案SD之间。间隔物图案110可以在第三方向D3上彼此间隔开。间隔物图案110和半导体图案104可以沿着第三方向D3交替地且重复地堆叠。每个间隔物图案110可以设置在相邻的半导体图案104之间或设置在有源区102与最下面的半导体图案104之间。一对间隔物图案110可以设置在一对相邻的半导体图案104之间。一对间隔物图案110可以在第二方向D2上隔着栅电极GE彼此间隔开。一对间隔物图案110可以设置在一对对应的源极/漏极图案SD之间。
每个源极/漏极图案SD可以与半导体图案104接触，并可以隔着间隔物图案110与栅电极GE间隔开。栅极介电图案GI可以布置在栅电极GE与每个半导体图案104之间，并可以在栅电极GE与每个间隔物图案110之间延伸。每个间隔物图案110可以与栅极介电图案GI接触。间隔物图案110可以包括氮化硅。例如，间隔物图案110可以包括SiN、SiCN、SiOCN、SiBCN或SiBN中的至少一种。
衬底100上可以设置有覆盖栅极结构GS和源极/漏极图案SD的下层间介电层120。下层间介电层120可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一种。栅极覆盖图案CAP的顶表面可以与下层间介电层120的顶表面基本上共面。栅极间隔物GSP可以布置在栅极覆盖图案CAP与下层间介电层120之间。
上层间介电层130可以设置在下层间介电层120上。上层间介电层130可以包括氧化物层、氮化物层或氮氧化物层中的至少一种。接触插塞CT可以穿过上层间介电层130和下层间介电层120并与源极/漏极图案SD具有电连接。接触插塞CT可以设置在栅极结构GS的相对侧。源极/漏极图案SD中的源极图案SDa可以通过一个接触插塞CT彼此连接。源极/漏极图案SD中的漏极图案SDb可以通过另一个接触插塞CT彼此连接。尽管未示出，但是栅极接触插塞可以穿过上层间介电层130并与栅电极GE具有电连接。上层间介电层130上可以设置有耦接到接触插塞CT和栅极接触插塞的连接线。接触插塞CT和栅极接触插塞可以包括导电金属氮化物和/或金属。例如，接触插塞CT和栅极接触插塞可以包括金属氮化物(诸如TiN、WN和TaN中的至少一种)和/或金属(诸如Ti、W和Ta中的至少一种)。连接线可以包括导电材料。
根据发明构思，多个沟道图案AP可以设置为在单个有源区102上沿第一方向D1彼此间隔开，并且多个源极/漏极图案SD可以在沟道图案AP的相对侧设置在单个有源区102上。因为沟道图案AP被设置为在单个有源区102上沿第一方向D1彼此间隔开，所以可以容易地和/或以降低的复杂度来形成沟道图案AP，如下面讨论的。此外，沟道图案AP的宽度W1、W2和W3以及源极/漏极图案SD的宽度W1a、W2a和W3a可以进行各种调整，以提高用于设计包括由沟道图案AP、源极/漏极图案SD和栅极结构GS实现的晶体管的半导体集成电路的自由度。例如，可以改善与晶体管的阈值电压和/或驱动电流相关联的自由度。这种改善可以提高集成电路设计的灵活性。
图3A至图9A、图3B至图9B和图3C至图9C示出了分别沿着图1中的线A-A'、线B-B'和线C-C'截取的截面图，显示出根据发明构思的一些示例实施例的制造半导体器件的方法。为了简化描述，将省略一些内容，以避免对参照图1和图2A至图2C讨论的半导体器件的重复说明。
参照图1和图3A至图3C，可以在衬底100上交替地且重复地堆叠牺牲层150和半导体层152。牺牲层150和半导体层152均被示出为重复堆叠了三次，但是发明构思不限于此。牺牲层150可以包括相对于半导体层152具有蚀刻选择性(例如，湿蚀刻选择性)的材料。例如，牺牲层150可以包括SiGe、Si或Ge中的一种，半导体层152可以包括SiGe、Si和Ge中的另一种。可以通过执行使用衬底100作为晶种的外延生长工艺来形成牺牲层150和半导体层152。牺牲层150和半导体层152可以形成为具有彼此相同的厚度或彼此不同的厚度。
可以在衬底100上形成有源区102。可以利用外延化学气相沉积(CVD)工艺在有源区102上同时地形成牺牲层150和半导体层152，或者作为另外的选择，可以在不同时间形成牺牲层150和半导体层152。外延CVD工艺可以是同质的和/或异质的；然而，示例实施例不限于此。例如，在衬底100和有源区102由Si形成、牺牲层150由SiGe形成、并且半导体层152由Si形成的情况下，可以在一道外延工艺内执行外延CVD工艺，首先在衬底上同质地沉积有源区102，然后重复地且异质地沉积牺牲层150和半导体层152。有源区102的形成还可以包括：将牺牲层150、半导体层152以及衬底100的上部顺序地图案化，从而在衬底100中形成限定有源区102的沟槽T。沟槽T可以在第一方向D1上彼此间隔开，并且可以具有在第二方向D2上延伸的线形。可以形成器件隔离图案ST以填充或部分地填充对应的沟槽T。器件隔离图案ST可以在有源区102的相对侧形成在衬底100上。器件隔离图案ST可以在第二方向D2上延伸，并且可以隔着有源区102在第一方向D1上彼此间隔开。器件隔离图案ST的形成可以包括：在衬底100上形成填充沟槽T的介电层；以及使介电层凹入，以暴露牺牲层150的侧表面和半导体层152的侧表面。介电层的凹入可以使得器件隔离图案ST的顶表面ST_U的水平高度低于有源区102的顶表面102U的水平高度。形成器件隔离图案ST的工艺可以包括等离子体增强CVD(PECVD)工艺、低压CVD(LPCVD)工艺、原子层沉积(ALD)工艺或旋涂玻璃(SOG)工艺中的至少一种；然而，示例实施例不限于此。
参照图1和图4A至图4C，可以在有源区102的顶表面102U上形成多个预备沟道图案PAP。可以顺序地将牺牲层150和半导体层152图案化，以形成预备沟道图案PAP。预备沟道图案PAP的形成可以包括光刻工艺，例如但不限于浸没光刻工艺和/或极紫外(EUV)工艺。预备沟道图案PAP可以在有源区102的顶表面102U上沿第一方向D1彼此间隔开，并且可以具有在第二方向D2上延伸的线形。每个预备沟道图案PAP可以包括通过分别将牺牲层150和半导体层152图案化所形成的预备牺牲图案150P和预备半导体图案152P。预备牺牲图案150P和预备半导体图案152P可以沿着第三方向D3交替地且重复地堆叠。预备牺牲图案150P和预备半导体图案152P可以均具有在有源区102的顶表面102U上沿第二方向D2延伸的线形。
每个预备沟道图案PAP可以具有沿着第一方向D1的宽度。在一些示例实施例中，至少一个预备沟道图案PAP的宽度可以与另一个预备沟道图案PAP的宽度不同。在一些示例实施例中，预备沟道图案PAP的宽度可以彼此不同，而在其他实施例中，可以彼此相同。在一些示例实施例中，至少一对预备沟道图案PAP之间的距离可以与另一对预备沟道图案PAP之间的距离不同。在一些示例实施例中，预备沟道图案PAP之间的距离可以彼此相同。预备沟道图案PAP之间的每个距离可以是一对相邻的预备沟道图案PAP之间的在第一方向D1上的距离。
参照图1和图5A至图5C，可以形成牺牲栅极结构SGS以跨过多个预备沟道图案PAP。牺牲栅极结构SGS可以在第一方向D1上延伸，并可以跨过有源区102、多个预备沟道图案PAP和器件隔离图案ST。牺牲栅极结构SGS可以包括顺序地堆叠在衬底100上的蚀刻停止图案160、牺牲栅极图案162和掩模图案164。牺牲栅极图案162可以具有在第一方向D1上延伸的线形。牺牲栅极图案162可以覆盖每个预备沟道图案PAP的在第一方向D1上面对的侧表面、每个预备沟道图案PAP的顶表面、有源区102的位于预备沟道图案PAP之间的顶表面102U以及器件隔离图案ST的顶表面ST_U。蚀刻停止图案160可以布置在牺牲栅极图案162与每个预备沟道图案PAP之间，并可以在牺牲栅极图案162与有源区102之间以及在牺牲栅极图案162与每个器件隔离图案ST之间延伸。
牺牲栅极图案162和蚀刻停止图案160的形成可以包括：在衬底100上顺序地形成覆盖预备沟道图案PAP、有源区102和器件隔离图案ST的蚀刻停止层(未示出)和牺牲栅极层(未示出)；在牺牲栅极层上形成限定将形成牺牲栅极图案162的区域的掩模图案164；以及使用掩模图案164作为蚀刻掩模顺序地将牺牲栅极层和蚀刻停止层图案化。蚀刻停止层可以包括例如氧化硅层。蚀刻停止层的形成可以包括例如CVD工艺和/或氧化工艺；然而，发明构思不限于此。牺牲栅极层可以包括相对于蚀刻停止层具有蚀刻选择性(例如，湿蚀刻选择性)的材料。牺牲栅极层可以包括例如掺杂或未掺杂的多晶硅。牺牲栅极层的形成可以包括例如CVD工艺，例如PECVD工艺或LPCVD工艺中的至少一种；然而，发明构思不限于此。可以使用掩模图案164作为蚀刻掩模将牺牲栅极层图案化，以形成牺牲栅极图案162。牺牲栅极层的图案化可以包括执行相对于蚀刻停止层具有蚀刻选择性(例如，相对于湿化学品具有湿蚀刻选择性)的蚀刻工艺。在形成牺牲栅极图案162之后，可以去除位于牺牲栅极图案162的侧面上的蚀刻停止层，从而在牺牲栅极图案162下方局部地形成蚀刻停止图案160。
牺牲栅极结构SGS还可以包括位于牺牲栅极图案162的相对侧上的栅极间隔物GSP。栅极间隔物GSP的形成可以包括：在衬底100上形成覆盖掩模图案164、牺牲栅极图案162和蚀刻停止图案160的栅极间隔物层(未示出)；然后各向异性地蚀刻(例如，利用干蚀刻工艺蚀刻)栅极间隔物层。掩模图案164和栅极间隔物GSP可以包括例如氮化硅。
参照图1和图6A至图6C，可以将预备沟道图案PAP图案化，以在牺牲栅极结构SGS下方形成多个沟道图案AP。多个沟道图案AP可以在第一方向D1上彼此间隔开，并可以均与牺牲栅极结构SGS交叠。沟道图案AP的形成可以包括：去除每个预备沟道图案PAP的位于牺牲栅极结构SGS的相对侧处的部分。每个预备沟道图案PAP的该部分的去除可以包括：使用掩模图案164和栅极间隔物GSP作为蚀刻掩模来蚀刻每个预备沟道图案PAP的该部分。蚀刻每个预备沟道图案PAP的该部分可以包括利用干蚀刻工艺各向异性地蚀刻预备沟道图案PAP。可以持续对每个预备沟道图案PAP的该部分进行蚀刻，直到在牺牲栅极结构SGS的相对侧处暴露出有源区102的顶表面102U。每个沟道图案AP可以包括交替地且重复地堆叠在有源区102上的牺牲图案154和半导体图案104。可以通过将预备牺牲图案150P图案化来形成牺牲图案154，并且可以通过将预备半导体图案152P图案化来形成半导体图案104。牺牲栅极结构SGS可以覆盖每个沟道图案AP的在第一方向D1上彼此面对的侧表面，并且可以暴露每个沟道图案AP的在第二方向D2上彼此面对的侧表面。
可以使牺牲图案154水平地凹入，以在每个沟道图案AP的侧表面上形成凹入区域154R，所述侧表面被牺牲栅极结构SGS暴露。可以通过执行选择性地蚀刻牺牲图案154的湿蚀刻工艺来形成凹入区域154R。由于牺牲图案154与半导体图案104之间的蚀刻选择性(例如，湿蚀刻选择性)，牺牲图案154可以在第二方向D2上水平地凹入。然后，可以在对应的凹入区域154R中形成间隔物图案110。间隔物图案110的形成可以包括：在衬底100上共形地形成填充凹入区域154R的间隔物层；以及各向异性地蚀刻间隔物层，以在对应的凹入区域154R中局部地形成间隔物图案110。间隔物图案110可以包括低k介电层(例如，氮化硅)。
参照图1和图7A至图7C，可以在位于牺牲栅极结构SGS的相对侧的有源区102上形成源极/漏极图案SD。可以通过执行使用半导体图案104和有源区102作为晶种的选择性外延生长工艺来形成源极/漏极图案SD。每个源极/漏极图案SD可以与半导体图案104的侧表面和有源区102的顶表面102U接触，所述侧表面被牺牲栅极结构SGS暴露。源极/漏极图案SD可以通过每个半导体图案104彼此电连接。源极/漏极图案SD可以隔着间隔物图案110与每个牺牲图案154间隔开。源极/漏极图案SD可以与间隔物图案110接触。
源极/漏极图案SD可以包括硅锗(SiGe)、硅(Si)和碳化硅(SiC)中的一种或更多种。源极/漏极图案SD的形成还可以包括：与选择性外延生长工艺同时地和/或在选择性外延生长工艺之后将杂质掺杂到源极/漏极图案SD中。杂质可以用于改善包括源极/漏极图案SD的晶体管的电特性。当晶体管为NMOSFET时，杂质可以是或可以包括例如磷(P)和/或砷(As)和/或另一V族元素，而当晶体管为PMOSFET时，杂质可以是或可以包括例如硼(B)和/或另一III族元素。杂质可以在外延生长期间并入到源极/漏极图案SD中，和/或例如利用束线注入机将杂质注入到源极/漏极图案中。用于PMOSFET晶体管的外延生长可以与用于NMOSFET晶体管的外延生长同时地或在不同的时间执行。
可以在其上形成有源极/漏极图案SD的衬底100上形成下层间介电层120。下层间介电层120可以形成为覆盖源极/漏极图案SD和牺牲栅极结构SGS。可以利用CVD工艺(例如但不限于PECVD工艺和/或LPCVD工艺)来形成下层间介电层120。
参照图1和图8A至图8C，可以对下层间介电层120进行平坦化直到暴露出牺牲栅极图案162。可以利用诸如但不限于化学机械平坦化(CMP)工艺和/或回蚀工艺的工艺来将下层间介电层120平坦化。当将下层间介电层120平坦化时，可以去除(例如，可以随后去除)掩模图案164。可以去除牺牲栅极图案162和蚀刻停止图案160，因此，可以在下层间介电层120中形成间隙区域170。间隙区域170可以是栅极间隔物GSP之间的空的空间。间隙区域170可以暴露多个沟道图案AP。间隙区域170的形成可以包括：通过执行相对于栅极间隔物GSP、下层间介电层120和蚀刻停止图案160具有蚀刻选择性(例如，湿蚀刻选择性)的蚀刻工艺，来选择性地蚀刻牺牲栅极图案162；然后去除蚀刻停止图案160，以暴露半导体图案104和牺牲图案154。当在俯视图中观察时，间隙区域170可以具有在第一方向D1上延伸的线形，并可以暴露器件隔离图案ST的顶表面ST_U。
可以选择性地去除暴露的牺牲图案154。例如，当牺牲图案154包括硅锗(SiGe)时，并且当半导体图案104包括硅(Si)时，可以通过执行使用过乙酸作为蚀刻源的湿蚀刻工艺来选择性地去除牺牲图案154。在选择性去除工艺期间，源极/漏极图案SD可以被下层间介电层120和间隔物图案110保护。牺牲图案154的选择性去除可以在半导体图案104之间以及在有源区102与最下面的半导体图案104之间形成空的区域172。每个空的区域172可以在空间上连接到间隙区域170。
当单个有源区102上设置有形成为宽度与单个有源区102的宽度相同的单个沟道图案时，从单个沟道图案中去除牺牲图案154可能是困难的，因此在单个沟道图案的半导体图案104之间形成空的区域172可能是困难的。
根据发明构思，多个沟道图案AP可以形成为在单个有源区102上沿第一方向D1彼此间隔开。因此，去除多个沟道图案AP中的牺牲图案154以及在多个沟道图案AP中的每一个沟道图案AP的半导体图案104之间形成的空的区域172可以更加容易。因此，可以更容易地制造半导体器件。
参照图1和图9A至图9C，可以形成栅极介电图案GI和栅电极GE以填充间隙区域170和空的区域172。栅极介电图案GI和栅电极GE的形成可以包括：形成栅极介电层以共形地覆盖间隙区域170和空的区域172的内表面；形成栅极导电层以填充间隙区域170和空的区域172的其余部分；以及通过执行诸如CMP工艺和/或回蚀工艺的平坦化工艺直到暴露出下层间介电层120，来在间隙区域170和空的区域172中局部地形成栅极介电图案GI和栅电极GE。可以利用诸如原位蒸汽生成(ISSG)工艺的氧化工艺和/或CVD工艺来形成栅极介电图案GI，并且可以利用CVD工艺来形成栅电极GE。栅电极GE可以隔着栅极介电图案GI与有源区102和每个半导体图案104间隔开，并且隔着每个间隔物图案110与每个源极/漏极图案SD间隔开。
可以使栅极介电图案GI的上部和栅电极GE的上部凹入，从而在栅极间隔物GSP之间形成凹槽区域。可以在凹槽区域中形成栅极覆盖图案CAP。栅极覆盖图案CAP的形成可以包括：在下层间介电层120上形成填充凹槽区域的栅极覆盖层；以及对栅极覆盖层进行平坦化直到暴露出下层间介电层120。平坦化可以包括CMP工艺和/或回蚀工艺。
栅极结构GS可以由栅极介电图案GI、栅电极GE、栅极覆盖图案CAP和栅极间隔物GSP构成，或者可以对应于栅极介电图案GI、栅电极GE、栅极覆盖图案CAP和栅极间隔物GSP，或者可以包括在栅极介电图案GI、栅电极GE、栅极覆盖图案CAP和栅极间隔物GSP中。一对源极/漏极图案SD可以隔着每个沟道图案AP在第二方向D2上彼此间隔开，并且可以与每个沟道图案AP的半导体图案104接触。有源结构AS可以由每个沟道图案AP和一对源极/漏极图案SD构成，或者可以对应于每个沟道图案AP和一对源极/漏极图案SD，或者可以包括在每个沟道图案AP和一对源极/漏极图案SD中，并且多个有源结构AS可以设置为在有源区102上沿第一方向D1彼此间隔开。栅电极GE和每个有源结构AS可以构成或对应于栅极环绕型场效应晶体管。
返回参照图1和图2A至图2C，可以在下层间介电层120上形成上层间介电层130。接触插塞CT可以形成为穿过上层间介电层130和下层间介电层120并与源极/漏极图案SD具有电连接，并且栅极接触插塞(未示出)可以形成为穿过上层间介电层130并与栅电极GE具有电连接。例如，接触插塞CT和栅极接触插塞的形成可以包括，例如：形成穿过上层间介电层130和下层间介电层120并暴露源极/漏极图案SD的接触孔；形成穿过上层间介电层130并暴露栅电极GE的栅极接触孔；形成填充接触孔和栅极接触孔的导电层；以及对导电层进行平坦化直到暴露出上层间介电层130的顶表面。接触插塞CT可以包括导电材料，例如掺杂多晶硅或金属中的至少一种。可以在上层间介电层130上形成连接线(未示出)以与接触插塞CT和栅极接触插塞连接。
图10示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。图11A、图11B和图11C示出了分别沿着图10中的线A-A'、线B-B'和线C-C'截取的截面图。下面的半导体器件与参照图1和图2A至图2C讨论的半导体器件类似，因此，为了描述简洁起见，下面将描述半导体器件之间的主要区别。
参照图10、图11A、图11B和图11C，接触插塞CT可以穿过上层间介电层130和下层间介电层120并与源极/漏极图案SD具有电连接。根据一些示例实施例，源极/漏极图案SD中的源极图案SDa可以耦接到对应的接触插塞CT。耦接到对应的源极图案SDa的接触插塞CT可以在栅极结构GS的一侧沿第一方向D1彼此间隔开。源极/漏极图案SD中的漏极图案SDb可以耦接到对应的接触插塞CT。耦接到对应的漏极图案SDb的接触插塞CT可以在栅极结构GS的另一侧沿第一方向D1彼此间隔开。上层间介电层130上可以设置有耦接到接触插塞CT的连接线ML。耦接到对应的源极图案SDa的接触插塞CT可以通过对应的连接线ML彼此连接。耦接到对应的漏极图案SDb的接触插塞CT可以通过其他对应的连接线ML彼此连接。除了上述区别之外，根据一些示例实施例的半导体器件可以与参照图1和图2A至图2C讨论的半导体器件基本上相同。
图12示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。图13A、图13B和图13C示出了分别沿着图12中的线A-A'、线B-B'和线C-C'截取的截面图。下面的半导体器件与参照图1和图2A至图2C讨论的半导体器件类似，因此，为了描述简洁起见，下面将描述半导体器件之间的主要区别。
参照图12、图13A、图13B和图13C，多个有源区102可以设置在衬底100上。多个有源区102可以从衬底100沿着第三方向D3突出。衬底100上可以设置有限定多个有源区102的器件隔离图案ST。器件隔离图案ST可以设置在多个有源区102的侧表面上。多个有源区102可以包括在第一方向D1上彼此间隔开的第一有源区102a和第二有源区102b、从第一有源区102a在第二方向D2上延伸的第三有源区102c以及从第二有源区102b在第二方向D2上延伸的第四有源区102d。第一有源区102a和第二有源区102b可以隔着对应的器件隔离图案ST在第一方向D1上彼此间隔开，第三有源区102c和第四有源区102d可以隔着对应的器件隔离图案ST在第一方向D1上彼此间隔开。
第一有源区102a、第二有源区102b、第三有源区102c和第四有源区102d均可以具有沿着第一方向D1的宽度。第一有源区102a的宽度102W1可以大于第三有源区102c的宽度102W3，第二有源区102b的宽度102W2可以大于或小于第四有源区102d的宽度102W4。在一些示例实施例中，第一有源区102a的宽度102W1可以与第二有源区102b的宽度102W2基本上相同。
多个第一沟道图案AP1可以设置在第一有源区102a上。第一沟道图案AP1可以在第一有源区102a的顶表面102aU上沿第一方向D1彼此间隔开。每个第一沟道图案AP1可以包括沿着与第一有源区102a的顶表面102aU垂直的方向(例如，第三方向D3)堆叠的多个第一半导体图案104。每个第一沟道图案AP1可以具有沿着第一方向D1的宽度W4。每个第一沟道图案AP1的宽度W4可以是包括在每个第一沟道图案AP1中的每个第一半导体图案104的宽度。第一有源区102a的宽度102W1可以大于第一沟道图案AP1的宽度W4之和。第一有源区102a的宽度102W1可以等于或大于第一沟道图案AP1的宽度W4与第一沟道图案AP1之间的距离之和。第一沟道图案AP1之间的距离可以是相邻的第一沟道图案AP1之间的在第一方向D1上的距离。
第二沟道图案AP2可以设置在第二有源区102b上。第二沟道图案AP2可以包括沿着与第二有源区102b的顶表面102bU垂直的方向(例如，第三方向D3)堆叠的多个第二半导体图案104。第二沟道图案AP2可以具有沿着第一方向D1的宽度W5。第二沟道图案AP2的宽度W5可以是包括在第二沟道图案AP2中的每个第二半导体图案104的宽度。第二沟道图案AP2的宽度W5可以大于或小于每个第一沟道图案AP1的宽度W4。第二沟道图案AP2的宽度W5可以大于第一沟道图案AP1的宽度W4之和。
第三沟道图案AP3可以设置在第三有源区102c上。第三沟道图案AP3可以包括沿着与第三有源区102c的顶表面垂直的方向(例如，第三方向D3)堆叠的多个第三半导体图案104。第三沟道图案AP3可以具有沿着第一方向D1的宽度W6。第三沟道图案AP3的宽度W6可以是包括在第三沟道图案AP3中的每个第三半导体图案104的宽度。第三沟道图案AP3的宽度W6可以小于第二沟道图案AP2的宽度W5，并且与每个第一沟道图案AP1的宽度W4基本上相同。
第四沟道图案AP4可以设置在第四有源区102d上。第四沟道图案AP4可以包括沿着与第四有源区102d的顶表面垂直的方向(例如，第三方向D3)堆叠的多个第四半导体图案104。第四沟道图案AP4可以具有沿着第一方向D1的宽度W7。第四沟道图案AP4的宽度W7可以是包括在第四沟道图案AP4中的每个第四半导体图案104的宽度。第四沟道图案AP4的宽度W7可以小于第二沟道图案AP2的宽度W5，并且与每个第一沟道图案AP1的宽度W4基本上相同。
在一些示例实施例中，当在俯视图中观察时，第三沟道图案AP3可以设置为沿着第二方向D2与一个第一沟道图案AP1对齐。当在俯视图中观察时，第四沟道图案AP4可以设置为沿着第二方向D2与第二沟道图案AP2的边缘对齐。因此，第三有源区102c与第四有源区102d之间的器件隔离图案ST的宽度ST_W2可以大于第一有源区102a与第二有源区102b之间的器件隔离图案ST的宽度ST_W1。
第一源极/漏极图案SD1可以设置在第一有源区102a上。第一源极/漏极图案SD1可以设置在第一沟道图案AP1的侧部，并且可以在第一有源区102a的顶表面102aU上沿第一方向D1彼此间隔开。第一源极/漏极图案SD1可以连接到对应的第一沟道图案AP1。每个第一源极/漏极图案SD1可以具有沿着第一方向D1的宽度W4a。第一有源区102a的宽度102W1可以大于第一源极/漏极图案SD1的宽度W4a之和。
第二源极/漏极图案SD2可以设置在第二有源区102b上。第二源极/漏极图案SD2可以设置在第二沟道图案AP2的一侧并连接到第二沟道图案AP2。第二源极/漏极图案SD2可以具有沿着第一方向D1的宽度W5a。第二源极/漏极图案SD2的宽度W5a可以大于每个第一源极/漏极图案SD1的宽度W4a，并且大于第一源极/漏极图案SD1的宽度W4a之和。
第三源极/漏极图案SD3可以设置在第三有源区102c上。第三源极/漏极图案SD3可以设置在第三沟道图案AP3的一侧并连接到第三沟道图案AP3。第三源极/漏极图案SD3可以具有沿着第一方向D1的宽度W6a。第三源极/漏极图案SD3的宽度W6a可以小于第二源极/漏极图案SD2的宽度W5a，并且与每个第一源极/漏极图案SD1的宽度W4a基本上相同。
第四源极/漏极图案SD4可以设置在第四有源区102d上。第四源极/漏极图案SD4可以设置在第四沟道图案AP4的一侧并连接到第四沟道图案AP4。第四源极/漏极图案SD4可以具有沿着第一方向D1的宽度W7a。第四源极/漏极图案SD4的宽度W7a可以小于第二源极/漏极图案SD2的宽度W5a，并且与每个第一源极/漏极图案SD1的宽度W4a基本上相同。
多个栅极结构GS可以设置为跨过有源区102。栅极结构GS可以在第一方向D1上延伸，并可以在第二方向D2上彼此间隔开。一个栅极结构GS可以跨过第一有源区102a和第二有源区102b以及位于第一有源区102a与第二有源区102b之间的器件隔离图案ST，并可以覆盖第二沟道图案AP2和多个第一沟道图案AP1。另一个栅极结构GS可以跨过第三有源区102c和第四有源区102d以及位于第三有源区102c与第四有源区102d之间的器件隔离图案ST，并可以覆盖第三沟道图案AP3和第四沟道图案AP4。
第一接触插塞CT1和第二接触插塞CT2可以在所述一个栅极结构GS的一侧沿第一方向D1彼此间隔开。第一接触插塞CT1可以在第一方向D1上延伸以将第一源极/漏极图案SD1彼此连接，并且第二接触插塞CT2可以连接到第二源极/漏极图案SD2。第三接触插塞CT3和第四接触插塞CT4可以设置为在所述另一个栅极结构GS的一侧沿第一方向D1彼此间隔开。第三接触插塞CT3和第四接触插塞CT4可以分别连接到第三源极/漏极图案SD3和第四源极/漏极图案SD4。
图14示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。图15示出了沿着图14中的线A-A'截取的截面图。沿着图14中的线B-B'截取的截面图与图13B中示出的截面图相同，并且沿着图14中的线C-C'截取的截面图与图13C中示出的截面图相同。
参照图14和图15，根据一些示例实施例，当在俯视图中观察时，第三沟道图案AP3可以设置为与第一沟道图案AP1在第二方向D2上偏移。当在俯视图中观察时，第四沟道图案AP4可以设置为沿着第二方向D2与第二沟道图案AP2的中心部分对齐。因此，第三有源区102c与第四有源区102d之间的器件隔离图案ST的宽度ST_W2可以大于第一有源区102a与第二有源区102b之间的器件隔离图案ST的宽度ST_W1。除了上述区别之外，根据一些示例实施例的半导体器件与参照图12、图13A、图13B和图13C讨论的半导体器件基本上相同。
图16示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。图17示出了沿着图16中的线A-A'截取的截面图。沿着图16中的线B-B'截取的截面图与图13B中示出的截面图相同，并且沿着图16中的线C-C'截取的截面图与图13C中示出的截面图相同。
参照图16和图17，根据一些示例实施例，当在俯视图中观察时，第三沟道图案AP3可以设置为沿着第二方向D2与一个第一沟道图案AP1对齐。当在俯视图中观察时，第四沟道图案AP4可以设置为沿着第二方向D2与第二沟道图案AP2的边缘对齐。在这种情况下，第三有源区102c与第四有源区102d之间的器件隔离图案ST的宽度ST_W2可以与第一有源区102a与第二有源区102b之间的器件隔离图案ST的宽度ST_W1基本上相同。除了上述区别之外，根据一些示例实施例的半导体器件与参照图12、图13A、图13B和图13C讨论的半导体器件基本上相同。
图18示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。图19A、图19B和图19C示出了分别沿着图18中的线A-A'、线B-B'和线C-C'截取的截面图。下面的半导体器件与参照图1和图2A至图2C讨论的半导体器件类似，因此，为了描述简洁起见，下面将描述半导体器件之间的主要区别。
参照图18、图19A、图19B和图19C，多个有源区102可以设置在衬底100上。多个有源区102可以沿着第三方向D3从衬底100突出。多个有源区102可以包括第一有源区102a以及隔着第一有源区102a在第一方向D1上彼此间隔开的第二有源区102b。第二有源区102b可以均具有在第二方向D2上延伸的线形。多个有源区102还可以包括位于第二有源区102b之间的第三有源区102c。第三有源区102c可以在第二有源区102b之间沿第一方向D1彼此间隔开，并可以在第二方向D2上延伸以与第一有源区102a连接。第一有源区102a和第三有源区102c可以具有第一导电类型(例如，n型或p型)，第二有源区102b可以具有不同于第一导电类型的第二导电类型(例如，p型或n型)。器件隔离图案ST可以布置在多个有源区102之间。
第一有源区102a、第二有源区102b和第三有源区102c均可以具有沿着第一方向D1的宽度。第一有源区102a的宽度102W1可以大于每个第二有源区102b的宽度102W2并大于每个第三有源区102c的宽度102W3。在特定实施例中，第一有源区102a的宽度102W1可以大于第三有源区102c的宽度102W3之和。
多个第一沟道图案AP1可以设置在第一有源区102a上。第一沟道图案AP1可以在第一有源区102a的顶表面102aU上沿第一方向D1彼此间隔开。每个第一沟道图案AP1可以包括在与第一有源区102a的顶表面102aU垂直的方向(例如，第三方向D3)上堆叠的多个第一半导体图案104。每个第一沟道图案AP1可以具有沿着第一方向D1的宽度W4。每个第一沟道图案AP1的宽度W4可以是包括在每个第一沟道图案AP1中的每个第一半导体图案104的宽度。第一有源区102a的宽度102W1可以大于第一沟道图案AP1的宽度W4之和。第一有源区102a的宽度102W1可以等于或大于第一沟道图案AP1的宽度W4与第一沟道图案AP1之间的距离之和。第一沟道图案AP1之间的每个距离可以是一对相邻的第一沟道图案AP1之间的沿着第一方向D1的距离。
第二沟道图案AP2可以设置在每个第二有源区102b上。第二沟道图案AP2可以包括沿着与每个第二有源区102b的顶表面102bU垂直的方向(例如，第三方向D3)堆叠的多个第二半导体图案104。第二沟道图案AP2可以具有沿着第一方向D1的宽度W5。第二沟道图案AP2的宽度W5可以是包括在第二沟道图案AP2中的每个第二半导体图案104的宽度。第二沟道图案AP2的宽度W5可以与每个第一沟道图案AP1的宽度W4基本上相同。当在俯视图中观察时，第二沟道图案AP2可以设置为沿着第一方向D1与第一沟道图案AP1对齐。
第三沟道图案AP3可以设置在每个第三有源区102c上。第三沟道图案AP3可以包括沿着与每个第三有源区102c的顶表面垂直的方向(例如，第三方向D3)堆叠的多个第三半导体图案。第三沟道图案AP3可以具有沿着第一方向D1的宽度W6。第三沟道图案AP3的宽度W6可以是包括在第三沟道图案AP3中的每个第三半导体图案的宽度。第三沟道图案AP3的宽度W6可以与每个第一沟道图案AP1的宽度W4基本上相同。当在俯视图中观察时，第三沟道图案AP3可以设置为沿着第二方向D2与一个第一沟道图案AP1对齐。额外的第二沟道图案AP2可以设置在每个第二有源区102b上。当在俯视图中观察时，额外的第二沟道图案AP2可以设置为沿着第一方向D1与第三沟道图案AP3对齐。
第一源极/漏极图案SD1可以设置在第一有源区102a上。第一源极/漏极图案SD1可以设置在第一沟道图案AP1的侧部，并可以在第一有源区102a的顶表面102aU上沿第一方向D1彼此间隔开。第一源极/漏极图案SD1可以连接到对应的第一沟道图案AP1。每个第一源极/漏极图案SD1可以具有沿着第一方向D1的宽度W4a。第一有源区102a的宽度102W1可以大于第一源极/漏极图案SD1的宽度W4a之和。
第二源极/漏极图案SD2可以设置在每个第二有源区102b上。第二源极/漏极图案SD2可以设置在第二沟道图案AP2的一侧并连接到第二沟道图案AP2。第二源极/漏极图案SD2可以具有沿着第一方向D1的宽度W5a。第二源极/漏极图案SD2的宽度W5a可以与每个第一源极/漏极图案SD1的宽度W4a基本上相同。
第三源极/漏极图案SD3可以设置在每个第三有源区102c上。第三源极/漏极图案SD3可以设置在第三沟道图案AP3的一侧并连接到第三沟道图案AP3。第三源极/漏极图案SD3可以具有沿着第一方向D1的宽度W6a。第三源极/漏极图案SD3的宽度W6a可以与每个第一源极/漏极图案SD1的宽度W4a基本上相同。额外的第二源极/漏极图案SD2可以设置在每个第二有源区102b上。额外的第二源极/漏极图案SD2可以设置在额外的第二沟道图案AP2的一侧并连接到额外的第二沟道图案AP2。
多个栅极结构GS可以设置为跨过有源区102。栅极结构GS可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。一个栅极结构GS可以跨过第一有源区102a和第二有源区102b以及位于第一有源区102a与第二有源区102b之间的器件隔离图案ST，并且可以覆盖第二沟道图案AP2和多个第一沟道图案AP1。另一个栅极结构GS可以跨过一个第二有源区102b、一个第三有源区102c以及位于所述一个第二有源区102b与所述一个第三有源区102c之间的器件隔离图案ST，并且可以覆盖额外的第二沟道图案AP2以及第三沟道图案AP3。
第一接触插塞CT1和第二接触插塞CT2可以设置为在所述一个栅极结构GS的一侧沿第一方向D1彼此间隔开。第一接触插塞CT1可以在第一方向D1上延伸以将第一源极/漏极图案SD1彼此连接，第二接触插塞CT2可以连接到第二源极/漏极图案SD2。第三接触插塞CT3和额外的第二接触插塞CT2可以设置为在所述另一个栅极结构GS的一侧沿第一方向D1彼此间隔开。第三接触插塞CT3和额外的第二接触插塞CT2可以分别连接到第三源极/漏极图案SD3和额外的第二源极/漏极图案SD2。
衬底100上可以设置有第一电力线PW1以及隔着第一电力线PW1在第一方向D1上彼此间隔开的第二电力线PW2。第一电力线PW1和第二电力线PW2可以在第一方向D1上彼此间隔开并可以在第二方向D2上延伸。第一电力线PW1可以设置在第三有源区102c之间的器件隔离图案ST上，并且可以在第二方向D2上延伸以跨过第一有源区102a。第一电力线PW1可以在第一有源区102a上跨过第一接触插塞CT1和栅极结构GS。第二电力线PW2可以设置为相邻于对应的第二有源区102b。例如，可以通过第一电力线PW1施加漏极电压，并且可以通过每条第二电力线PW2施加源极电压。第一电力线PW1和第二电力线PW2可以包括导电材料，例如但不限于诸如钨的金属。
图20是根据一些示例实施例的电子系统1600的框图。
电子系统1600可以包括可通过总线1650彼此连接的控制器1610、输入/输出(I/O)装置1620、存储器1630和/或接口1640。
控制器1610可以包括微处理器(MP)、数字信号处理器(DSP)和与其类似的处理器中的至少一种。I/O装置1620可以包括小键盘、键盘或显示器中的至少一种。存储器1630可以用于存储由控制器1610执行的命令。例如，存储器1630可以用于存储用户数据。
电子系统1600可以包括根据一些示例实施例的参照图1至图19C描述的半导体器件中的至少一种或其修改。例如，控制器1610、I/O装置1620、存储器1630或接口1640中的至少一个可以包括上面参照图1至图19C描述的半导体器件。
根据发明构思，多个沟道图案可以设置为在单个有源区上沿第一方向彼此间隔开，并且栅电极可以在单个有源区上沿第一方向延伸并可以覆盖多个沟道图案。多个源极/漏极图案可以在沟道图案的相对侧设置在单个有源区上。多个沟道图案均可以包括在与有源区的顶表面垂直的方向上彼此间隔开的半导体图案。因为沟道图案设置为在单个有源区上沿第一方向彼此间隔开，所以可以容易地形成包括半导体图案的沟道图案。此外，可以对沟道图案的宽度和源极/漏极图案的宽度进行各种调整，因此，包括沟道图案、源极/漏极图案和栅电极的晶体管可以实现为具有各种特性，例如各种电特性。
因此，可以容易地或更加容易地制造半导体器件，并且可以提高用于设计包括晶体管的半导体集成电路的设计自由度。
前述描述提供了用于说明发明构思的一些示例实施例。因此，发明构思不限于上述实施例，并且本领域普通技术人员将理解，在不脱离发明构思的精神和基本特征的情况下，可以对其进行形式和细节上的改变。除非另有说明，否则本文公开的实施例不应被解释为彼此互斥。例如，就一个实施例包括一个特征而另一实施例包括另一特征而言，其他实施例可以包括在不同的实施例中包括的特征的组合。

Claims (24)

1.一种半导体器件，所述半导体器件包括：
有源区，所述有源区从衬底向上突出；
多个沟道图案，所述多个沟道图案位于所述有源区上，所述多个沟道图案在第一方向上彼此间隔开；以及
栅电极，所述栅电极位于所述有源区上，所述栅电极在所述第一方向上延伸并围绕所述多个沟道图案，
其中，所述多个沟道图案中的每个沟道图案包括在与所述有源区的顶表面垂直的方向上彼此间隔开的多个半导体图案，
其中，所述栅电极覆盖所述多个沟道图案之间的所述有源区的所述顶表面，
其中，所述多个沟道图案包括在所述第一方向上彼此间隔开的第一子沟道图案和第二子沟道图案，并且
其中，在所述第一方向上，所述第一子沟道图案的第一宽度不同于所述第二子沟道图案的第二宽度。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
多个器件隔离图案，所述多个器件隔离图案位于所述衬底上，所述多个器件隔离图案限定所述有源区，
其中，所述多个器件隔离图案设置于所述有源区的相对侧并在所述第一方向上彼此间隔开，并且
所述有源区是所述器件隔离图案之间的单个有源区。
3.根据权利要求1所述的半导体器件，其中，所述栅电极在所述有源区与所述多个沟道图案中的每个沟道图案之间以及在所述多个半导体图案之间延伸。
4.根据权利要求1所述的半导体器件，其中，所述有源区和所述多个沟道图案中的每个沟道图案具有在所述第一方向上的宽度，
其中，所述有源区的所述宽度大于所述多个沟道图案中的每个沟道图案的所述宽度之和。
5.根据权利要求4所述的半导体器件，其中，所述有源区的所述宽度等于或大于所述多个沟道图案中的每个沟道图案的所述宽度与所述多个沟道图案中的相邻的沟道图案之间的距离之和，
其中，所述多个沟道图案中的相邻的沟道图案之间的所述距离是沿着所述第一方向的距离。
6.根据权利要求5所述的半导体器件，其中，所述多个沟道图案还包括第三子沟道图案，所述第一子沟道图案、所述第二子沟道图案和所述第三子沟道图案在所述第一方向上彼此间隔开，
其中，所述第一子沟道图案与所述第二子沟道图案之间的第一距离不同于所述第二子沟道图案与所述第三子沟道图案之间的第二距离。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括：
多个源极/漏极图案，所述多个源极/漏极图案位于所述有源区上，所述多个源极/漏极图案中的至少一个源极/漏极图案位于所述栅电极的一侧，所述多个源极/漏极图案中的至少一个其他源极/漏极图案位于所述栅电极的另一侧，
其中，所述多个源极/漏极图案中的成对的相邻的源极/漏极图案隔着所述多个沟道图案中的相应沟道图案在第二方向上彼此间隔开，并且连接到所述多个沟道图案中的所述相应沟道图案中包括的所述多个半导体图案，所述第二方向与所述第一方向相交。
8.根据权利要求7所述的半导体器件，所述半导体器件还包括：
位于所述多个半导体图案中的成对的相邻的半导体图案之间的间隔物图案，
其中，所述间隔物图案在所述第二方向上彼此间隔开并位于所述多个源极/漏极图案中的所述成对的相邻的源极/漏极图案之间。
9.根据权利要求8所述的半导体器件，其中，
所述栅电极在所述间隔物图案之间延伸，并且
每个所述间隔物图案位于所述栅电极与所述成对的相邻的源极/漏极图案中的对应的源极/漏极图案之间。
10.根据权利要求1所述的半导体器件，所述半导体器件还包括：
多个源极/漏极图案，所述多个源极/漏极图案在所述有源区上位于所述栅电极的一侧，所述多个源极/漏极图案在所述第一方向上彼此间隔开，
其中，所述多个源极/漏极图案对应地连接到所述多个沟道图案中的相应的沟道图案，并且
其中，每个所述源极/漏极图案连接到所述多个沟道图案中的每个沟道图案中包括的所述多个半导体图案。
11.根据权利要求10所述的半导体器件，其中，所述有源区和所述多个源极/漏极图案中的每个源极/漏极图案均具有在所述第一方向上的宽度，
其中，所述有源区的所述宽度大于所有所述源极/漏极图案的所述宽度之和。
12.根据权利要求11所述的半导体器件，其中，所述多个源极/漏极图案中的至少一个源极/漏极图案的宽度不同于所述多个源极/漏极图案中的另一源极/漏极图案的宽度。
13.根据权利要求10所述的半导体器件，所述半导体器件还包括：
接触插塞，所述接触插塞位于所述栅电极的所述一侧，
其中，所述接触插塞在所述第一方向上延伸并将所述多个源极/漏极图案彼此连接。
14.根据权利要求10所述的半导体器件，所述半导体器件还包括：
多个接触插塞，所述多个接触插塞位于所述栅电极的所述一侧，所述多个接触插塞在所述第一方向上彼此间隔开；以及
连接线，所述连接线将所述接触插塞彼此连接，
其中，所述多个接触插塞对应地连接到所述源极/漏极图案中的相应的源极/漏极图案。
15.一种半导体器件，所述半导体器件包括：
器件隔离图案，所述器件隔离图案位于衬底上；
第一有源区和第二有源区，所述第一有源区与所述第二有源区隔着所述器件隔离图案，所述第一有源区和所述第二有源区从所述衬底向上突出并在第一方向上彼此间隔开；
多个第一沟道图案，所述多个第一沟道图案位于所述第一有源区上，所述多个第一沟道图案在所述第一方向上彼此间隔开；
至少一个第二沟道图案，所述至少一个第二沟道图案位于所述第二有源区上；以及
栅电极，所述栅电极在所述第一方向上延伸伸展跨过所述第一有源区和所述第二有源区，所述栅电极围绕所述多个第一沟道图案和所述至少一个第二沟道图案，
其中，所述多个第一沟道图案中的每个第一沟道图案包括在与所述第一有源区的顶表面垂直的方向上彼此间隔开的多个第一半导体图案，
其中，所述至少一个第二沟道图案包括在与所述第二有源区的顶表面垂直的方向上彼此间隔开的多个第二半导体图案，并且
其中，在所述第一方向上，所述第一沟道图案的宽度不同于所述第二沟道图案的宽度。
16.根据权利要求15所述的半导体器件，其中，所述第一有源区的导电类型不同于所述第二有源区的导电类型。
17.根据权利要求15所述的半导体器件，其中，所述第一有源区和所述第二有源区均具有沿着所述第一方向的宽度，
其中，所述第一有源区的所述宽度大于所述第二有源区的所述宽度。
18.根据权利要求17所述的半导体器件，其中，每个所述第一沟道图案具有沿着所述第一方向的宽度，
其中，所述第一有源区的所述宽度大于所有所述第一沟道图案的所述宽度之和。
19.根据权利要求15所述的半导体器件，所述半导体器件还包括：
第一电力线和第二电力线，所述第一电力线和所述第二电力线在所述第一方向上彼此间隔开并且在与所述第一方向相交的第二方向上延伸，
其中，所述第一电力线伸展跨过所述第一有源区和所述栅电极，并且
其中，所述第二电力线相邻于所述第二有源区。
20.根据权利要求15所述的半导体器件，所述半导体器件还包括：
多个第一源极/漏极图案，所述多个第一源极/漏极图案在所述第一有源区上位于所述栅电极的一侧，所述多个第一源极/漏极图案在所述第一方向上彼此间隔开；以及
至少一个第二源极/漏极图案，所述至少一个第二源极/漏极图案在所述第二有源区上位于所述栅电极的所述一侧，
其中，所述多个第一源极/漏极图案对应地连接到所述多个第一沟道图案中的相应的第一沟道图案，所述多个第一源极/漏极图案均连接到所述多个第一沟道图案中的所述相应的第一沟道图案中包括的所述多个第一半导体图案，并且
其中，所述至少一个第二源极/漏极图案连接到包括在所述至少一个第二沟道图案中的所述多个第二半导体图案。
21.根据权利要求20所述的半导体器件，其中，所述第一有源区和每个所述第一源极/漏极图案均具有沿着所述第一方向的宽度，
其中，所述第一有源区的所述宽度大于所有所述第一源极/漏极图案的所述宽度之和。
22.根据权利要求21所述的半导体器件，其中，所述第二有源区具有沿着所述第一方向的宽度，
其中，所述第一有源区的所述宽度大于所述第二有源区的所述宽度。
23.根据权利要求20所述的半导体器件，所述半导体器件还包括：
第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞位于所述栅电极的所述一侧，并且在所述第一方向上彼此间隔开，
其中，所述第一接触插塞在所述第一方向上延伸并将所述多个第一源极/漏极图案彼此连接，并且
其中，所述第二接触插塞连接到所述至少一个第二源极/漏极图案。
24.根据权利要求23所述的半导体器件，所述半导体器件还包括：
电力线，所述电力线在所述第一有源区上沿第二方向延伸，所述第二方向与所述第一方向相交，
其中，所述电力线伸展跨过所述栅电极和所述第一接触插塞。
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