CN109860298A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN109860298A
CN109860298A CN201811358045.0A CN201811358045A CN109860298A CN 109860298 A CN109860298 A CN 109860298A CN 201811358045 A CN201811358045 A CN 201811358045A CN 109860298 A CN109860298 A CN 109860298A
Authority
CN
China
Prior art keywords
pattern
semiconductor
source drain
substrate
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811358045.0A
Other languages
English (en)
Other versions
CN109860298B (zh
Inventor
梁正吉
宋升珉
裵金钟
裵东一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109860298A publication Critical patent/CN109860298A/zh
Application granted granted Critical
Publication of CN109860298B publication Critical patent/CN109860298B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，沿第一方向延伸并交叉沟道图案。栅电极包括插置在衬底与第一半导体图案之间的第一部分、以及插置在第一半导体图案与第二半导体图案之间的第二部分。第一部分在第二方向上的最大宽度大于第二部分在第二方向上的最大宽度，第二半导体图案在第二方向上的最大长度小于第一半导体图案在第二方向上的最大长度。

Description

半导体器件
技术领域
本公开涉及半导体器件，具体地，涉及包括全包围栅极型晶体管的半导体器件。
背景技术
由于其小尺寸、多功能和/或低成本特性，半导体器件被认为是电子工业中的重要元件。半导体器件可以归类为用于存储数据的存储器件、用于处理数据的逻辑器件、以及包括存储器和逻辑元件两者的混合器件。为了满足对具有快速的速度和/或低功耗的电子器件的增长的需求，有必要实现具有高可靠性、高性能和/或多功能的半导体器件。为了满足这些技术要求，半导体器件的复杂性和/或集成密度正在增大。
发明内容
本发明构思的一些实施方式提供了其中设置具有改善的电特性的全包围栅极型晶体管的半导体器件。
根据本发明构思的一些实施方式，一种半导体器件可以包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，包括插置在衬底与第一半导体图案之间的第一部分、以及插置在第一半导体图案与第二半导体图案之间的第二部分，其中栅电极沿第一方向延伸并交叉沟道图案，其中栅电极的第一部分在第二方向上具有比栅电极的第二部分在第二方向上的最大宽度大的最大宽度，以及其中第二半导体图案在第二方向上的最大长度小于第一半导体图案在第二方向上的最大长度。
根据本发明构思的一些实施方式，一种半导体器件可以包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；在衬底上的成对的源/漏图案，沟道图案的第一半导体图案和第二半导体图案插置在所述成对的源/漏图案之间；以及栅电极，包括插置在衬底与第一半导体图案之间的第一部分，其中栅电极沿第一方向延伸并交叉沟道图案，其中栅电极的第一部分在第二方向上具有随着离衬底的距离减小而增大的宽度，以及其中在第一半导体图案与衬底之间的范围内，所述成对的源/漏图案中的每个源/漏图案在第二方向上具有随着离衬底的距离减小而减小的宽度。
根据本发明构思的一些实施方式，一种半导体器件可以包括：在衬底上的第一沟道图案和第二沟道图案，第一沟道图案和第二沟道图案的每个包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；第一源/漏图案和第二源/漏图案，分别与第一沟道图案和第二沟道图案接触，其中第一源/漏图案和第二源/漏图案具有彼此不同的导电类型；以及栅电极，包括插置在第一沟道图案的第一半导体图案与衬底之间的第一部分、以及插置在第二沟道图案的第一半导体图案与衬底之间的第二部分，其中栅电极沿第一方向延伸并交叉第一沟道图案和第二沟道图案，以及其中栅电极的第一部分在第二方向上具有比栅电极的第二部分在第二方向上的最大宽度大的最大宽度。
附图说明
示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示如这里描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一些实施方式的半导体器件的俯视图。
图2A至2E分别是沿图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。
图3、5、7、9和11是示出根据本发明构思的一些实施方式的制造半导体器件的方法的俯视图。
图4、6A、8A、10A和12A分别是沿图3、5、7、9和11的线A-A'截取的剖视图。
图6B、8B、10B和12B分别是沿图5、7、9和11的线B-B'截取的剖视图。
图6C、8C、10C和12C分别是沿图5、7、9和11的线C-C'截取的剖视图。
图8D、10D和12D分别是沿图7、9和11的线D-D'截取的剖视图。
图10E和12E分别是沿图9和11的线E-E'截取的剖视图。
应注意，这些图旨在示出某些示例实施方式中利用的方法、结构和/或材料的一般特征，并对下面提供的书面描述进行补充。然而，这些附图不是按比例绘制的，并且可能不精确地反映任何给出的实施方式的精确结构或性能特征，并且不应被解释为限定或限制示例实施方式所涵盖的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可能被减小或夸大。在各附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参照其中显示了示例实施方式的附图更全面地描述本发明构思的示例实施方式。
图1是示出根据本发明构思的一些实施方式的半导体器件的俯视图。图2A至2E分别是沿图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。
参照图1和图2A至2E，可以提供包括第一区域RG1和第二区域RG2的衬底100。衬底100可以是半导体衬底。在一些实施方式中，衬底100可以是硅衬底、锗衬底或绝缘体上硅(SOI)衬底。第一晶体管可以提供在衬底100的第一区域RG1上，第二晶体管可以提供在衬底100的第二区域RG2上。
衬底100的第一区域RG1和第二区域RG2可以是其上提供了用于存储数据的多个存储单元的存储单元区域。作为一示例，构成多个SRAM单元的存储单元晶体管可以提供在衬底100的存储单元区域上。第一晶体管和第二晶体管可以用作存储单元晶体管的一部分。
衬底100的第一区域RG1和第二区域RG2可以是其上集成了构成半导体器件的逻辑电路的逻辑晶体管的逻辑单元区域。作为一示例，构成处理器核或I/O端子的逻辑晶体管可以提供在衬底100的逻辑单元区域上。第一晶体管和第二晶体管可以用作逻辑晶体管的一部分。然而，本发明构思不限于此。
第一区域RG1上的第一晶体管和第二区域RG2上的第二晶体管可以具有彼此不同的导电类型。作为一示例，第一区域RG1上的第一晶体管可以是PMOSFET，第二区域RG2上的第二晶体管可以是NMOSFET。
器件隔离层ST可以提供在衬底100上。器件隔离层ST可以提供在衬底100的上部中，以限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可以提供在第一区域RG1上。第二有源图案AP2可以提供在第二区域RG2上。第一有源图案AP1和第二有源图案AP2的每个可以是沿第二方向D2延伸的线形图案或条形图案。
器件隔离层ST可以被提供为填充相邻的每对第一有源图案AP1之间的沟槽TR。器件隔离层ST还可以被提供为填充相邻的每对第二有源图案AP2之间的沟槽TR。器件隔离层ST的顶表面可以低于第一有源图案AP1和第二有源图案AP2的顶表面。
第一沟道图案CH1和第一源/漏图案SD1可以提供在每个第一有源图案AP1上。每个第一沟道图案CH1可以插置在相邻的每对第一源/漏图案SD1之间。第二沟道图案CH2和第二源/漏图案SD2可以提供在每个第二有源图案AP2上。每个第二沟道图案CH2可以插置在相邻的每对第二源/漏图案SD2之间。
每个第一沟道图案CH1可以包括顺序地堆叠在衬底100上的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在垂直于衬底100的顶表面的第三方向D3上彼此间隔开。当在俯视图中看时，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以彼此重叠。每个第一源/漏图案SD1可以与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的每个的侧表面之一直接接触。换言之，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以被提供为将相邻的每对第一源/漏图案SD1彼此连接。
第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以具有相同的厚度或彼此不同的厚度。当在第二方向D2上测量时，第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在最大长度上彼此不同。作为一示例，第二半导体图案SP2在第二方向D2上的最大长度可以是第一长度L1。第一半导体图案SP1和第三半导体图案SP3的每个在第二方向D2上的长度可以大于第二半导体图案SP2的第一长度L1。例如，第一半导体图案SP1在第二方向D2上的最大长度可以是第二长度L2。第二长度L2可以大于第一长度L1。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成，或者可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。虽然第一沟道图案CH1被示出为具有第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3，但本发明构思不限于该数目的半导体图案。
每个第二沟道图案CH2可以包括顺序地堆叠在衬底100上的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。在一些实施方式中，第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以被构造为具有与第一沟道图案CH1的半导体图案基本相同的特征。
每个第一源/漏图案SD1可以是使用第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3以及第一有源图案AP1作为籽晶层而外延生长的外延图案。第一源/漏图案SD1可以是p型杂质区域。第一源/漏图案SD1可以由能够对第一沟道图案CH1施加压缩应变的材料形成，或者可以包括能够对第一沟道图案CH1施加压缩应变的材料。作为一示例，第一源/漏图案SD1可以由晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如SiGe)形成，或者可以包括晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如SiGe)。
每个第二源/漏图案SD2可以是使用第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3以及第二有源图案AP2作为籽晶层而外延生长的外延图案。第二源/漏图案SD2可以是n型杂质区域。作为一示例，第二源/漏图案SD2可以由晶格常数小于衬底100的半导体材料的晶格常数的半导体材料形成，或者可以包括晶格常数小于衬底100的半导体材料的晶格常数的半导体材料。或者，第二源/漏图案SD2可以由与衬底100的半导体材料相同的半导体材料(例如Si)形成，或者可以包括与衬底100的半导体材料相同的半导体材料(例如Si)。
第一源/漏图案SD1中的半导体材料可以不同于第二源/漏图案SD2中的半导体材料。第一源/漏图案SD1在第一方向D1和第三方向D3上的剖面形状可以不同于第二源/漏图案SD2在第一方向D1和第三方向D3上的剖面形状(例如，见图2D和2E)。
栅电极GE可以被提供以交叉第一沟道图案CH1和第二沟道图案CH2或者沿第一方向D1延伸。栅电极GE可以在第二方向D2上彼此间隔开。当在俯视图中看时，栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2重叠。作为一示例，栅电极GE可以由导电金属氮化物(例如钛氮化物或钽氮化物)和金属性材料(例如钛、钽、钨、铜或铝)中的至少一种形成，或者可以包括导电金属氮化物(例如钛氮化物或钽氮化物)和金属性材料(例如钛、钽、钨、铜或铝)中的至少一种。
栅电极GE可以被提供为围绕第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的每个。例如，栅电极GE可以被提供为面对或包围第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的每个的顶表面、底表面和侧表面(例如，见图2C)。栅电极GE可以被提供为围绕第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的每个。换言之，根据本发明构思的一些实施方式的第一晶体管和第二晶体管可以是全包围栅极(GAA)场效应晶体管。
一对栅极间隔物GS可以提供在每个栅电极GE的两个侧表面上。栅极间隔物GS可以沿着栅电极GE或沿第一方向D1延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与下面将描述的第一层间绝缘层110的顶表面共面。栅极间隔物GS可以由SiCN、SiCON和SiN中的至少一种形成，或者可以包括SiCN、SiCON和SiN中的至少一种。作为另一示例，每个栅极间隔物GS可以被提供为具有包括SiCN、SiCON和SiN中的至少两种的多层结构。
栅极电介质图案GI的每个可以插置在对应的每对栅电极GE与第一沟道图案CH1和第二沟道图案CH2之间。栅极电介质图案GI可以被提供为包围第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的每个。栅极电介质图案GI可以插置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的每个与栅电极GE之间。栅极电介质图案GI可以由高k电介质材料中的至少一种形成，或者可以包括高k电介质材料中的至少一种。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
栅极盖图案CP可以提供在每个栅电极GE上。栅极盖图案CP可以沿着栅电极GE或沿第一方向D1延伸。栅极盖图案CP可以包括相对于下面将描述的第一层间绝缘层110具有蚀刻选择性的材料。例如，栅极盖图案CP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者可以包括SiON、SiCN、SiCON和SiN中的至少一种。
第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以被提供为覆盖器件隔离层ST、栅电极GE以及第一源/漏图案SD1和第二源/漏图案SD2。第一层间绝缘层110的顶表面可以与栅极盖图案CP的顶表面基本上共面。第二层间绝缘层120可以提供在第一层间绝缘层110上。作为一示例，第一层间绝缘层110和第二层间绝缘层120可以由硅氧化物或硅氮氧化物形成，或者可以包括硅氧化物或硅氮氧化物。
接触CT可以被提供以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以连接到第一源/漏图案SD1和第二源/漏图案SD2。接触CT可以由金属性材料(例如钛、钽、钨、铜或铝)中的至少一种形成，或者可以包括金属性材料(例如钛、钽、钨、铜或铝)中的至少一种。
将参照图2A更详细地描述第一区域RG1上的第一晶体管。第一区域RG1上的栅电极GE可以包括第一部分GP1、第二部分GP2、第三部分GP3和第四部分GP4。第一部分GP1可以插置在第一有源图案AP1与第一半导体图案SP1之间，第二部分GP2可以插置在第一半导体图案SP1与第二半导体图案SP2之间，第三部分GP3可以插置在第二半导体图案SP2与第三半导体图案SP3之间，第四部分GP4可以提供在第三半导体图案SP3上。
第一区域RG1上的栅电极GE的第一部分GP1在第二方向D2上的宽度可以随着在第三方向上离衬底100的距离减小而增大。作为一示例，第一部分GP1在第二方向D2和第三方向上的剖面可以具有梯形形状。第一部分GP1在第二方向D2上的最大宽度可以是第一宽度W1。
第一区域RG1上的栅电极GE的第二部分GP2和第一区域RG1上的栅电极GE的第三部分GP3的每个在第二方向D2上的宽度可以小于第一区域RG1上的栅电极GE的第一部分GP1的第一宽度W1。例如，第二部分GP2在第二方向D2上的最大宽度可以是第二宽度W2。第二宽度W2可以小于第一宽度W1。
第一区域RG1上的栅电极GE的第四部分GP4在第二方向D2上的宽度可以小于第二部分GP2的第二宽度W2。例如，第四部分GP4在第二方向D2上的最大宽度可以是第三宽度W3。第三宽度W3可以小于第二宽度W2。
每个第一源/漏图案SD1可以被提供为填充形成在第一有源图案AP1的上部中的第一凹陷RS1。第一凹陷RS1可以被限定在第一沟道图案CH1中的相邻第一沟道图案之间。第一凹陷RS1的底部水平可以低于第一有源图案AP1的顶表面的水平。
每个第一源/漏图案SD1在第二方向D2上的最大宽度可以是第十一宽度W11。第一源/漏图案SD1的中间部分可以具有第十一宽度W11。第一源/漏图案SD1的中间部分可以位于与第二半导体图案SP2的水平相同的水平处。第一源/漏图案SD1在第二方向D2上的宽度可以从顶表面到中间部分增大。第一源/漏图案SD1在第二方向D2上的宽度可以从中间部分到底表面减小。
栅极电介质图案GI可以分别插置在第一源/漏图案SD1与第一区域RG1上的栅电极GE的第一、第二和第三部分GP1-GP3之间。栅极电介质图案GI可以与第一源/漏图案SD1直接接触。第一源/漏图案SD1的下部可以插置在相邻的每对第一部分GP1之间。第一源/漏图案SD1的下部在第二方向D2上的宽度可以随着离衬底100的距离减小而减小。
将参照图2B更详细地描述第二区域RG2上的第二晶体管。第二区域RG2上的栅电极GE可以包括第一、第二、第三和第四部分GP1-GP4。第一部分GP1可以插置在第二有源图案AP2与第一半导体图案SP1之间，第二部分GP2可以插置在第一半导体图案SP1与第二半导体图案SP2之间，第三部分GP3可以插置在第二半导体图案SP2与第三半导体图案SP3之间，第四部分GP4可以提供在第三半导体图案SP3上。
阻挡绝缘图案BP可以分别插置在第二源/漏图案SD2与第二区域RG2上的栅电极的第一、第二和第三部分GP1-GP3之间。每个阻挡绝缘图案BP可以被构造为使栅极电介质图案GI与第二源/漏图案SD2分开。阻挡绝缘图案BP可以由硅氮化物形成或者可以包括硅氮化物。
第二区域RG2上的栅电极GE的第一、第二和第三部分GP1-GP3可以被提供为在第二方向D2上具有基本相同的最大宽度。第一部分GP1至第三部分GP3的每个在第二方向D2上的最大宽度可以是第四宽度W4。第二区域RG2上的栅电极GE的第四部分GP4在第二方向D2上的最大宽度可以是第五宽度W5。第五宽度W5可以基本上等于第四宽度W4。
第二区域RG2上的栅电极GE的第一、第二和第三部分GP1-GP3的每个的第四宽度W4可以小于以上描述的在第一区域RG1上的栅电极GE的第一部分GP1的第一宽度W1。第二区域RG2上的栅电极GE的第一、第二和第三部分GP1-GP3的每个的第四宽度W4可以小于以上描述的在第一区域RG1上的栅电极GE的第二部分GP2的第二宽度W2。
每个第二源/漏图案SD2可以被提供为填充形成在第二有源图案AP2的上部中的第二凹陷RS2。第二凹陷RS2可以被限定在第二沟道图案CH2中的相邻第二沟道图案之间。第二凹陷RS2的底部水平可以低于第二有源图案AP2的顶表面的水平。
在根据本发明构思的一些实施方式的半导体器件中，第一源/漏图案SD1和第二源/漏图案SD2的每个的下部宽度可以随着离衬底100的距离减小而减小。第一源/漏图案SD1和第二源/漏图案SD2的每个的底表面可以邻近第一有源图案AP1和第二有源图案AP2的每个的顶表面。因此，在根据本发明构思的一些实施方式的半导体器件中，可以减小或最小化在第一源/漏图案SD1和第二源/漏图案SD2的每个的下部处可能发生的泄漏电流。
图3、5、7、9和11是示出根据本发明构思的一些实施方式的制造半导体器件的方法的俯视图。图4、6A、8A、10A和12A分别是沿图3、5、7、9和11的线A-A'截取的剖视图。图6B、8B、10B和12B分别是沿图5、7、9和11的线B-B'截取的剖视图。图6C、8C、10C和12C分别是沿图5、7、9和11的线C-C'截取的剖视图。图8D、10D和12D分别是沿图7、9和11的线D-D'截取的剖视图。图10E和12E分别是沿图9和11的线E-E'截取的剖视图。
参照图3和4，牺牲层111和半导体层112在衬底100上被交替地且重复地堆叠。虽然图4显示了三个半导体层112提供在衬底100上的示例，但本发明构思不限于此。牺牲层111可以由相对于半导体层112具有蚀刻选择性的材料形成，或者可以包括相对于半导体层112具有蚀刻选择性的材料。例如，半导体层112可以由在用于蚀刻牺牲层111的工艺中不被蚀刻的材料形成，或者可以包括在用于蚀刻牺牲层111的工艺中不被蚀刻的材料。在一些实施方式中，在蚀刻牺牲层111的工艺中，牺牲层111与半导体层112的蚀刻速率之比可以范围从10:1至200:1。例如，牺牲层111可以由硅锗(SiGe)或锗(Ge)形成，或者可以包括硅锗(SiGe)或锗(Ge)，半导体层112可以由硅(Si)形成或者可以包括硅(Si)。
牺牲层111和半导体层112的每个可以通过使用衬底100作为籽晶层的外延生长工艺而形成。牺牲层111和半导体层112可以在同一腔室中连续地形成。牺牲层111和半导体层112可以共形地生长在衬底100的整个顶表面上。
参照图5和图6A至6C，牺牲层111和半导体层112可以被图案化，使得第一初始图案PAP1和第二初始图案PAP2分别在衬底100的第一区域RG1和第二区域RG2上形成。在图案化工艺期间，衬底100的上部可以被蚀刻以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。第一有源图案AP1和第二有源图案AP2可以分别形成在衬底100的第一区域RG1和第二区域RG2上。
第一初始图案PAP1和第二初始图案PAP2可以分别提供在第一有源图案AP1和第二有源图案AP2上。当在俯视图中看时，第一初始图案PAP1和第二初始图案PAP2可以分别与第一有源图案AP1和第二有源图案AP2重叠。第一初始图案PAP1和第二初始图案PAP2以及第一有源图案AP1和第二有源图案AP2可以形成为具有沿第二方向D2延伸的线形或条形。
器件隔离层ST可以被形成以填充沟槽TR。器件隔离层ST的形成可以包括在衬底100上形成绝缘层、然后使该绝缘层凹入以完全暴露第一初始图案PAP1和第二初始图案PAP2。例如，器件隔离层ST可以形成为具有位于比第一有源图案AP1和第二有源图案AP2的顶表面的水平低的水平处的顶表面。
参照图7和图8A至8D，牺牲图案PP可以被形成以交叉第一初始图案PAP1和第二初始图案PAP2。牺牲图案PP可以形成为具有沿第一方向D1延伸的线形或条形。
牺牲图案PP的形成可以包括在衬底100上形成牺牲层、在该牺牲层上形成掩模图案MP、以及使用掩模图案MP作为蚀刻掩模来蚀刻该牺牲层。该牺牲层可以由多晶硅形成或者可以包括多晶硅。掩模图案MP可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或者可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
一对栅极间隔物GS可以在每个牺牲图案PP的两个侧表面上形成。一对绝缘间隔物IS可以在第一初始图案PAP1和第二初始图案PAP2的每个的两个侧表面上形成，如图8D所示。栅极间隔物GS和绝缘间隔物IS可以被同时形成。例如，栅极间隔物GS和绝缘间隔物IS可以由相同的材料形成或者可以包括相同的材料。在一些实施方式中，栅极间隔物GS和绝缘间隔物IS可以由SiCN、SiCON和SiN中的至少一种形成，或者可以包括SiCN、SiCON和SiN中的至少一种。
栅极间隔物GS和绝缘间隔物IS的形成可以包括使用沉积工艺(例如CVD或ALD)在衬底100上形成间隔层、以及对该间隔层执行各向异性蚀刻工艺。
参照图9和图10A至10E，第一沟道图案CH1和第二沟道图案CH2可以通过使用掩模图案MP和栅极间隔物GS作为蚀刻掩模蚀刻第一初始图案PAP1和第二初始图案PAP2而分别形成。第一初始图案PAP1和第二初始图案PAP2的每个的半导体层112可以被图案化以形成第一至第三半导体图案SP1、SP2和SP3。第一沟道图案CH1和第二沟道图案CH2的每个可以包括第一至第三半导体图案SP1、SP2和SP3。
第一初始图案PAP1和第二初始图案PAP2可以分别被蚀刻以形成第一凹陷RS1和第二凹陷RS2。当蚀刻第一初始图案PAP1和第二初始图案PAP2时，绝缘间隔物IS可以被去除。第一有源图案AP1的上部可以被过蚀刻，使得第一凹陷RS1的底表面位于第一有源图案AP1的顶表面之下。第二有源图案AP2的上部可以被过蚀刻，使得第二凹陷RS2的底表面位于第二有源图案AP2的顶表面之下。第一沟道图案CH1可以位于相邻的每对第一凹陷RS1之间，第二沟道图案CH2可以位于相邻的每对第二凹陷RS2之间。
第二区域RG2上的牺牲层111可以被部分地去除以形成凹坑区域DR。凹坑区域DR的形成可以包括形成硬掩模图案以局部地暴露第二区域RG2、以及各向同性地或横向地蚀刻牺牲层111的由第二凹陷RS2暴露的部分。在第一至第三半导体图案SP1、SP2和SP3包括硅(Si)且牺牲层111包括硅锗(SiGe)的情况下，凹坑区域DR的形成可以包括执行其中使用了含有过乙酸的蚀刻溶液的蚀刻工艺。
阻挡绝缘图案BP可以被形成以填充凹坑区域DR。例如，阻挡绝缘图案BP的形成可以包括共形地形成阻挡绝缘层以填充第二区域RG2上的凹坑区域DR、然后各向同性地且部分地蚀刻该阻挡绝缘层。在一些实施方式中，阻挡绝缘层可以由硅氮化物形成或者可以包括硅氮化物。
第一源/漏图案SD1可以被形成以填充第一凹陷RS1。第一源/漏图案SD1的形成可以包括执行其中使用第一有源图案AP1以及第一有源图案AP1上的第一至第三半导体图案SP1、SP2和SP3作为籽晶层的选择性外延工艺。第一源/漏图案SD1可以由能够对第一沟道图案CH1施加压缩应变的材料形成，或者可以包括能够对第一沟道图案CH1施加压缩应变的材料。作为一示例，第一源/漏图案SD1可以由晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如SiGe)形成，或者可以包括晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如SiGe)。在选择性外延工艺期间或之后，第一源/漏图案SD1可以用p型杂质掺杂。
第二源/漏图案SD2可以被形成以填充第二凹陷RS2。第二源/漏图案SD2的形成可以包括执行其中使用第二有源图案AP2以及第二有源图案AP2上的第一至第三半导体图案SP1、SP2和SP3作为籽晶层的选择性外延工艺。作为一示例，第二源/漏图案SD2可以由与衬底100相同的半导体材料(例如Si)形成，或者可以包括与衬底100相同的半导体材料(例如Si)。在选择性外延工艺期间或之后，第二源/漏图案SD2可以用n型杂质掺杂。
参照图11和图12A至12E，第一层间绝缘层110可以在衬底100上形成。此后，可以对第一层间绝缘层110执行平坦化工艺以暴露牺牲图案PP的顶表面。平坦化工艺可以包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。当对第一层间绝缘层110执行平坦化工艺时，掩模图案MP可以被去除。在一些实施方式中，第一层间绝缘层110可以由硅氧化物或硅氮氧化物形成，或者可以包括硅氧化物或硅氮氧化物。
通过平坦化工艺暴露的牺牲图案PP可以被选择性地去除。作为去除牺牲图案PP的结果，空的空间EP可以在相邻的每对栅极间隔物GS之间形成。空的空间EP可以形成为暴露第一沟道图案CH1和第二沟道图案CH2以及牺牲层111。
由空的空间EP暴露的牺牲层111可以被选择性地去除。在牺牲层111包括硅锗(SiGe)且第一至第三半导体图案SP1、SP2和SP3包括硅(Si)的情况下，可以使用含有过乙酸的蚀刻溶液来执行选择性蚀刻工艺。该蚀刻溶液可以被准备为还包括氢氟酸(HF)水溶液和去离子水。作为选择性去除牺牲层111的结果，第一至第三空腔SA1、SA2和SA3可以被形成。第一至第三空腔SA1、SA2和SA3可以连接到空的空间EP，以暴露第一至第三半导体图案SP1、SP2和SP3的每个的顶表面、底表面和侧表面。
返回参照图12A，第一区域RG1上的第一空腔SA1可以被限定在第一有源图案AP1与第一半导体图案SP1之间，第二空腔SA2可以被限定在第一半导体图案SP1与第二半导体图案SP2之间，第三空腔SA3可以被限定在第二半导体图案SP2与第三半导体图案SP3之间。
第一区域RG1上的第一空腔SA1在第二方向D2上的宽度可以随着离衬底100的距离减小而增大。第一区域RG1上的第一空腔SA1在第二方向D2上的最大宽度可以是第六宽度W6。第一区域RG1上的第二空腔SA2和第三空腔SA3的每个在第二方向D2上的宽度可以小于第六宽度W6。例如，第一区域RG1上的第二空腔SA2在第二方向D2上的最大宽度可以是小于第六宽度W6的第七宽度W7。第一区域RG1上的空的空间EP在第二方向D2上的最大宽度可以是小于第七宽度W7的第八宽度W8。
返回参照图12B，第二区域RG2上的第一空腔SA1可以被限定在第二有源图案AP2与第一半导体图案SP1之间，第二空腔SA2可以被限定在第一半导体图案SP1与第二半导体图案SP2之间，第三空腔SA3可以被限定在第二半导体图案SP2与第三半导体图案SP3之间。
第二区域RG2上的第一至第三空腔SA1、SA2和SA3可以形成为在第二方向D2上具有基本相同的最大宽度。第二区域RG2上的第一至第三空腔SA1、SA2和SA3的每个在第二方向D2上的最大宽度可以是第九宽度W9。第二区域RG2上的空的空间EP在第二方向D2上的最大宽度可以是第十宽度W10。第十宽度W10可以基本上等于第九宽度W9。
返回参照图1和图2A至2E，栅极电介质图案GI和栅电极GE可以在每个空的空间EP中形成。栅极电介质图案GI和栅电极GE的形成可以包括在空的空间EP以及第一至第三空腔SA1、SA2和SA3上共形地形成栅极电介质层、然后形成栅电极层以完全填充用栅极电介质层部分填充的空的空间EP以及第一至第三空腔SA1、SA2和SA3。栅电极层的填充第一至第三空腔SA1、SA2和SA3的部分可以分别用作栅电极GE的第一部分GP1至第三部分GP3。栅电极层的填充空的空间EP的部分可以用作栅电极GE的第四部分GP4。栅极电介质层可以由高k电介质材料中的至少一种形成，或者可以包括高k电介质材料中的至少一种。栅电极层可以由导电金属氮化物和金属性材料中的至少一种形成，或者可以包括导电金属氮化物和金属性材料中的至少一种。
栅极盖图案CP可以在栅电极GE上形成。栅极盖图案CP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者可以包括SiON、SiCN、SiCON和SiN中的至少一种。第二层间绝缘层120可以在第一层间绝缘层110和栅极盖图案CP上形成。接触CT可以被形成以穿透第一层间绝缘层110和第二层间绝缘层120，并连接到第一源/漏图案SD1和第二源/漏图案SD2。
根据本发明构思的一些实施方式，半导体器件可以被构造为减小在每个源/漏图案的下部处可能发生的泄漏电流。这可以改善半导体器件的电特性。
虽然已经具体显示并描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求享有2017年11月30日在韩国知识产权局提交的韩国专利申请第10-2017-0163358号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及
栅电极，包括插置在所述衬底与所述第一半导体图案之间的第一部分、以及插置在所述第一半导体图案与所述第二半导体图案之间的第二部分，
其中所述栅电极沿第一方向延伸并且交叉所述沟道图案，其中所述栅电极的所述第一部分在第二方向上具有比所述栅电极的所述第二部分在所述第二方向上的最大宽度大的最大宽度，以及其中所述第二半导体图案在所述第二方向上的最大长度小于所述第一半导体图案在所述第二方向上的最大长度。
2.根据权利要求1所述的半导体器件，其中所述栅电极的所述第一部分在所述第二方向上具有随着离所述衬底的距离减小而增大的宽度。
3.根据权利要求1所述的半导体器件，其中所述栅电极还包括在所述第二部分上的第三部分，以及其中所述第二部分在所述第二方向上的最大宽度大于所述第三部分在所述第二方向上的最大宽度。
4.根据权利要求1所述的半导体器件，还包括在所述衬底上的成对的源/漏图案，其中所述沟道图案的所述第一半导体图案和所述第二半导体图案插置在所述成对的源/漏图案之间，以及其中所述成对的源/漏图案中的每个源/漏图案包括具有比所述衬底的半导体材料的晶格常数大的晶格常数的半导体材料。
5.根据权利要求4所述的半导体器件，其中所述成对的源/漏图案中的每个源/漏图案在其中间部分处在所述第二方向上具有最大宽度，以及其中所述中间部分位于与所述第二半导体图案的水平基本相同的水平处。
6.根据权利要求4所述的半导体器件，还包括限定所述衬底的有源图案的器件隔离层，其中所述沟道图案的所述第一半导体图案和所述第二半导体图案提供在所述有源图案上，以及其中所述成对的源/漏图案中的每个源/漏图案的底表面的水平低于所述有源图案的顶表面的水平。
7.根据权利要求1所述的半导体器件，其中所述沟道图案还包括在所述第二半导体图案上的第三半导体图案，其中所述栅电极还包括插置在所述第二半导体图案与所述第三半导体图案之间的第三部分，以及其中所述第一部分在所述第二方向上的最大宽度大于所述第三部分在所述第二方向上的最大宽度。
8.一种半导体器件，包括：
沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；
在所述衬底上的成对的源/漏图案，所述沟道图案的所述第一半导体图案和所述第二半导体图案插置在所述成对的源/漏图案之间；以及
栅电极，包括插置在所述衬底与所述第一半导体图案之间的第一部分，
其中所述栅电极沿第一方向延伸并且交叉所述沟道图案，其中所述栅电极的所述第一部分在第二方向上具有随着离所述衬底的距离减小而增大的宽度，以及其中在所述第一半导体图案与所述衬底之间的范围内，所述成对的源/漏图案中的每个源/漏图案在所述第二方向上具有随着离所述衬底的距离减小而减小的宽度。
9.根据权利要求8所述的半导体器件，其中所述栅电极还包括插置在所述第一半导体图案与所述第二半导体图案之间的第二部分，以及其中所述栅电极的所述第一部分在所述第二方向上具有比所述第二部分在所述第二方向上的最大宽度大的最大宽度。
10.根据权利要求9所述的半导体器件，其中所述栅电极还包括在所述第二部分上的第三部分，以及其中所述第二部分在所述第二方向上的最大宽度大于所述第三部分在所述第二方向上的最大宽度。
11.根据权利要求8所述的半导体器件，其中所述成对的源/漏图案中的每个源/漏图案在其中间部分处在所述第二方向上具有最大宽度，以及其中所述中间部分位于与所述第二半导体图案的水平基本相同的水平处。
12.根据权利要求8所述的半导体器件，其中所述沟道图案还包括在所述第二半导体图案上的第三半导体图案，以及其中在所述第三半导体图案与所述第二半导体图案之间的范围内，所述成对的源/漏图案中的每个源/漏图案在所述第二方向上的宽度随着离所述第二半导体图案的距离减小而增大。
13.根据权利要求8所述的半导体器件，其中所述成对的源/漏图案中的每个源/漏图案包括晶格常数大于所述衬底的半导体材料的晶格常数的半导体材料。
14.根据权利要求8所述的半导体器件，其中所述第二半导体图案在所述第二方向上的最大长度小于所述第一半导体图案在所述第二方向上的最大长度。
15.根据权利要求8所述的半导体器件，还包括插置在所述沟道图案的所述第一半导体图案和所述第二半导体图案与所述栅电极之间的栅极电介质图案，其中所述栅极电介质图案与所述成对的源/漏图案直接接触。
16.一种半导体器件，包括：
在衬底上的第一沟道图案和第二沟道图案，所述第一沟道图案和所述第二沟道图案的每个包括顺序地堆叠在所述衬底上的第一半导体图案和第二半导体图案；
第一源/漏图案和第二源/漏图案，分别与所述第一沟道图案和所述第二沟道图案接触，其中所述第一源/漏图案和所述第二源/漏图案具有彼此不同的导电类型；以及
栅电极，包括插置在所述第一沟道图案的所述第一半导体图案与所述衬底之间的第一部分、以及插置在所述第二沟道图案的所述第一半导体图案与所述衬底之间的第二部分，其中所述栅电极沿第一方向延伸并且交叉所述第一沟道图案和所述第二沟道图案，以及其中所述栅电极的所述第一部分在第二方向上具有比所述栅电极的所述第二部分在所述第二方向上的最大宽度大的最大宽度。
17.根据权利要求16所述的半导体器件，其中所述栅电极的所述第一部分在所述第二方向上具有随着离所述衬底的距离减小而增大的宽度。
18.根据权利要求16所述的半导体器件，其中在所述第一半导体图案与所述衬底之间的范围内，所述第一源/漏图案在所述第二方向上的宽度随着离所述衬底的距离减小而减小。
19.根据权利要求16所述的半导体器件，其中所述栅电极还包括插置在所述第一沟道图案的所述第一半导体图案和所述第二半导体图案之间的第三部分，以及其中所述第一部分在所述第二方向上的最大宽度大于所述第三部分在所述第二方向上的最大宽度。
20.根据权利要求16所述的半导体器件，其中所述第一沟道图案的所述第二半导体图案在所述第二方向上的最大长度小于所述第一沟道图案的所述第一半导体图案在所述第二方向上的最大长度。
CN201811358045.0A 2017-11-30 2018-11-15 半导体器件 Active CN109860298B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170163358A KR102437286B1 (ko) 2017-11-30 2017-11-30 반도체 소자
KR10-2017-0163358 2017-11-30

Publications (2)

Publication Number Publication Date
CN109860298A true CN109860298A (zh) 2019-06-07
CN109860298B CN109860298B (zh) 2024-02-23

Family

ID=66634058

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811358045.0A Active CN109860298B (zh) 2017-11-30 2018-11-15 半导体器件

Country Status (3)

Country Link
US (4) US10714617B2 (zh)
KR (1) KR102437286B1 (zh)
CN (1) CN109860298B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071837A (zh) * 2019-06-11 2020-12-11 三星电子株式会社 半导体器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210011214A (ko) 2019-07-22 2021-02-01 삼성전자주식회사 도핑 영역을 갖는 저항 소자 및 이를 포함하는 반도체 소자
KR20210104294A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160240619A1 (en) * 2015-02-12 2016-08-18 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same
US20170062598A1 (en) * 2015-09-02 2017-03-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN106611792A (zh) * 2015-10-23 2017-05-03 三星电子株式会社 半导体器件及其制造方法
CN107134453A (zh) * 2016-02-26 2017-09-05 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100618831B1 (ko) 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US8399879B2 (en) * 2008-06-09 2013-03-19 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
JP2011003797A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置及びその製造方法
JP2011029503A (ja) 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US8298881B2 (en) 2010-06-28 2012-10-30 International Business Machines Corporation Nanowire FET with trapezoid gate structure
CN112563315A (zh) * 2011-12-23 2021-03-26 索尼公司 半导体器件和集成电路结构
WO2013101230A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Variable gate width for gate all-around transistors
KR102083627B1 (ko) * 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102178828B1 (ko) 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9966471B2 (en) 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9362354B1 (en) 2015-02-18 2016-06-07 International Business Machines Corporation Tuning gate lengths in semiconductor device structures
KR102303300B1 (ko) * 2017-08-04 2021-09-16 삼성전자주식회사 반도체 장치
KR20210033102A (ko) * 2019-09-17 2021-03-26 삼성전자주식회사 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160240619A1 (en) * 2015-02-12 2016-08-18 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same
US20170062598A1 (en) * 2015-09-02 2017-03-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN106611792A (zh) * 2015-10-23 2017-05-03 三星电子株式会社 半导体器件及其制造方法
CN107134453A (zh) * 2016-02-26 2017-09-05 三星电子株式会社 半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071837A (zh) * 2019-06-11 2020-12-11 三星电子株式会社 半导体器件
CN112071837B (zh) * 2019-06-11 2024-04-26 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
KR20190064076A (ko) 2019-06-10
US20200303538A1 (en) 2020-09-24
US10714617B2 (en) 2020-07-14
US20190165157A1 (en) 2019-05-30
KR102437286B1 (ko) 2022-08-30
CN109860298B (zh) 2024-02-23
US20230223476A1 (en) 2023-07-13
US11637205B2 (en) 2023-04-25
US10916658B2 (en) 2021-02-09
US20210135001A1 (en) 2021-05-06

Similar Documents

Publication Publication Date Title
US11211495B2 (en) Semiconductor devices
US10461167B2 (en) Semiconductor device and method of manufacturing the same
US20240147686A1 (en) Semiconductor memory cell structure, semiconductor memory, preparation method and application thereof
TWI823945B (zh) 半導體元件
CN109801971A (zh) 半导体器件
US9679965B1 (en) Semiconductor device having a gate all around structure and a method for fabricating the same
US9318575B2 (en) Semiconductor device and method for fabricating the same
US11637205B2 (en) Semiconductor device
US9601569B1 (en) Semiconductor device having a gate all around structure
KR20170009678A (ko) 반도체 장치 및 이의 제조 방법
KR20020078996A (ko) 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
JP6629142B2 (ja) 半導体装置およびその製造方法
US20220190136A1 (en) Semiconductor devices
KR20180103423A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR20170069888A (ko) 반도체 장치 제조 방법
KR20150098055A (ko) 반도체 장치 및 그 제조 방법
KR20160145343A (ko) 반도체 장치 및 이의 제조 방법
US10128346B2 (en) Semiconductor device
KR20210047408A (ko) 반도체 소자 및 이의 제조 방법
KR20200009848A (ko) 반도체 소자
CN108807386A (zh) 半导体器件
CN109994386A (zh) 半导体器件及其制造方法
JP2023165398A (ja) 半導体装置
CN113497139A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant