JP6947987B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、フィンＦＥＴ（Field Effect Transistor）やナノワイヤＦＥＴ等の３次元トランジスタデバイスを用いた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また近年、半導体デバイスの分野において、フィン構造のＦＥＴ（以下、フィンＦＥＴと称する）の利用が提案されている。図１０はフィンＦＥＴの概略を示す模式図である。二次元構造のＦＥＴと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを囲むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。なお、フィンＦＥＴは、立体拡散層部を有するいわゆる３次元トランジスタデバイスの一種である。３次元トランジスタデバイスには、その他に例えば、ナノワイヤＦＥＴと呼ばれる構造がある。
また、近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。ところが、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
特許文献１は、容量セルのレイアウト構成の例を示している。
米国特許第５６３１４９２号（図３，４）
３次元トランジスタデバイスを実装する場合、通常、ローカル配線（ローカルインターコネクト）が用いられる。ローカル配線とは、トランジスタの拡散層やゲートに、コンタクトを介することなく、直接接触するように設けられた配線のことをいう。
また、３次元トランジスタデバイスのメタル配線の配置には、ダブルパターニングと呼ばれる技術が用いられる。ダブルパターニングとは、配線のレイアウトを２つまたはそれ以上のマスクに分割して露光を行う技術である。隣接する２つの配線を別個のマスクで露光することにより、配線間隔をより小さくすることができる。
このようなローカル配線やダブルパターニングを利用する半導体集積回路装置において、単位面積当たりの容量値が大きい容量セルをいかに実現するか、ということが課題となる。
本開示は、フィンＦＥＴやナノワイヤＦＥＴ等の３次元トランジスタデバイスを用いた半導体集積回路装置において、単位面積当たりの容量値が大きい容量セルを実現する。
本開示の第１態様では、半導体集積回路装置は、３次元トランジスタデバイスを有し、論理セルである第１スタンダードセルと、３次元トランジスタデバイスを有し、容量セルである第２スタンダードセルとを備える。前記第１スタンダードセルは、第１方向に延びる、１つ、または、前記第１方向と垂直をなす第２方向において並ぶ複数の、第１立体拡散層部と、前記第２方向に延びており、前記第１立体拡散層部と、前記第１方向に延びる、所定の第１電源電圧を供給する電源配線とを接続する第１ローカル配線とを備え、前記第２スタンダードセルは、前記第１方向に延びる、１つ、または、前記第２方向において並ぶ複数の、第２立体拡散層部と、前記第２方向に延びており、前記第２立体拡散層部と前記電源配線とを接続する第２ローカル配線と、前記第２立体拡散層部と平面視で交差するように前記第２方向に延びており、前記第２立体拡散層部を囲むように形成されており、所定の第２電源電圧が与えられているゲート配線とを備える。前記第２スタンダードセルにおいて、前記第２ローカル配線が、前記電源配線から離れる向きにおいて前記第２立体拡散層部から突出する長さは、前記第１スタンダードセルにおいて、前記第１ローカル配線が、前記電源配線から離れる向きにおいて前記第１立体拡散層部から突出する長さよりも、大きい。
この態様によると、容量セルである第２スタンダードセルにおいて、ローカル配線が、電源配線から離れる向きにおいて立体拡散層部から突出する長さは、論理セルである第１スタンダードセルにおいて、ローカル配線が、電源配線から離れる向きにおいて立体拡散層部から突出する長さよりも、大きい。すなわち、容量セルにおいて、３次元トランジスタデバイスの立体拡散層部に接続されたローカル配線は、立体拡散層部から長く延びている。これにより、ローカル配線とゲート配線との間の寄生容量がより大きくなるので、単位面積当たりの容量値が大きい容量セルを実現することができる。
本開示の第２態様では、半導体集積回路装置は、容量セルであるスタンダードセルを備える。前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、第２電源電圧を供給する第２電源配線と、前記第１および第２電源配線の間に設けられ、３次元トランジスタデバイスを有する容量部と、前記容量部に、前記第２電源電圧を供給する第１配線と、前記容量部に、前記第１電源電圧を供給する第２配線とを備え、前記第１および第２電源配線、並びに、前記第１および第２配線は、同一の金属配線層に設けられている。前記第１配線は、前記第１方向に延び、前記第１電源配線に隣接する第１部分と、前記第１方向に延び、前記第２電源配線に隣接する第２部分と、前記第１方向と垂直をなす方向である第２方向に延び、前記第１および第２部分を接続する第３部分とを備える。
この態様によると、容量セルであるスタンダードセルにおいて、第１方向に延びる第１および第２電源配線の間に、３次元トランジスタデバイスを有する容量部が設けられている。容量部に電源電圧を供給する第１配線は、第１方向に延び、第１電源配線に隣接する第１部分と、第１方向に延び、第２電源配線に隣接する第２部分と、第１方向と垂直をなす第２方向に延び、第１および第２部分を接続する第３部分とを備えている。これにより、ダブルパターニングにおいて、第１および第２電源配線と、第１および第２電源配線に隣接する第１および第２部分を含む第１配線とは、別のマスクによって形成することができる。したがって、第１および第２電源配線に対して極めて小さい間隔で、第１配線を配置することができる。これにより、単位面積当たりの容量値が大きい容量セルを実現することができる。
本開示によると、３次元トランジスタデバイスを用いた半導体集積回路装置において、単位面積当たりの容量値が大きい容量セルを実現することができる。したがって、半導体集積回路装置の性能を向上させることができる。
第１実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図 （ａ），（ｂ）は図１の構成における断面図 （ａ），（ｂ）は図１のスタンダードセルの回路図 容量セルの変形例を示す平面図 容量セルの変形例を示す平面図 第２実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図 図６のレイアウト構成からメタル配線を抽出した図 第２実施形態におけるメタル配線の形状の他の例 第２実施形態におけるメタル配線の形状の他の例 フィンＦＥＴの概略構造を示す模式図 ナノワイヤＦＥＴの概略構造を示す模式図 ナノワイヤＦＥＴの概略構造を示す模式図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィンＦＥＴ（Field Effect Transistor）を用いているものとする。なお、フィンＦＥＴは、３次元トランジスタデバイスの一例であり、フィンＦＥＴを構成するフィンは立体拡散層部の一例である。
（第１実施形態）
図１は第１実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。以降のレイアウト平面図についても同様である。図１では、スタンダードセル１，２は、Ｘ方向に延びる同じセル列に配置されている。ＣＦはセル枠である。また、図２（ａ）は図１の線Ａ１−Ａ１における断面図であり、図２（ｂ）は図１の線Ａ２−Ａ２における断面図である。
図３（ａ），（ｂ）はスタンダードセル１，２の回路構成をそれぞれ示す回路図である。図３（ａ）に示すように、スタンダードセル１は２入力ＮＡＮＤ回路を構成する。スタンダードセル１は回路の論理機能に寄与する論理セルの一例である。図３（ｂ）に示すように、スタンダードセル２は、容量セル（Decoupling Capacitor セル）を構成する。この容量セルは、容量を形成するトランジスタを有する容量部２０１と、容量部２０１を構成するトランジスタのゲートに供給する固定値（ＶＤＤ，ＶＳＳ）を出力する固定値出力部２０２とを備える。スタンダードセル１，２はそれぞれ、フィンＦＥＴを備えている。
図１において、Ｘ方向に延びる電源配線ＶＤＤ，ＶＳＳが、メタル配線層Ｍ１に形成されている。スタンダードセル１，２は、電源配線ＶＤＤと電源配線ＶＳＳとの間に、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。スタンダードセル１は、Ｐ型トランジスタ領域ＰＡに、Ｘ方向に延びる２本のフィン１１を備え、Ｎ型トランジスタ領域ＮＡに、Ｘ方向に延びる２本のフィン１２を備える。スタンダードセル２は、Ｐ型トランジスタ領域ＰＡに、Ｘ方向に延びる２本のフィン２１を備え、Ｎ型トランジスタ領域ＮＡに、Ｘ方向に延びる２本のフィン２２を備える。図１および他の平面図では、フィンとその上に形成されたゲート配線とによって、フィンＦＥＴが構成されている。ゲート配線は、フィンを、３方向から囲むように形成されている。なお、図１および他の平面図では、図の見やすさのために、フィンに灰色を付している。
また、フィン層に直接接触する配線層ＬＩに、ローカル配線が設けられている。ローカル配線は、平面視でフィンまたはゲート配線と重なる部分において、フィンまたはゲート配線の上層に接して形成されており、フィンまたはゲート配線と、電気的に接続されている。メタル配線はローカル配線の上層に位置しており、コンタクトを介してローカル配線と接続されている。
スタンダードセル１は、Ｐ型トランジスタ領域ＰＡおよびＮ型トランジスタ領域ＮＡにわたってＹ方向に延びるゲート配線１３，１４を備えている。フィン１１と、ゲート配線１３，１４とによって、フィンＦＥＴ Ｐ１１，Ｐ１２がそれぞれ構成されている。フィン１２と、ゲート配線１３，１４とによって、フィンＦＥＴ Ｎ１１，Ｎ１２がそれぞれ構成されている。また、１５ａ，１５ｂはダミーゲート配線である。フィン１１，１２の両端、および、ゲート配線１３，１４の間にそれぞれ、Ｙ方向に延びるローカル配線１６が設けられている。フィン１１の両端は、ローカル配線１６およびコンタクト１７を介して電源配線ＶＤＤに接続されている。フィン１２の一端（図面左側の端）は、ローカル配線１６およびコンタクト１７を介して、電源配線ＶＳＳに接続されている。ゲート配線１３は、ローカル配線１６およびコンタクト１７を介して、入力Ａが与えられるメタル配線１８ａと接続されており、ゲート配線１４は、ローカル配線１６およびコンタクト１７を介して、入力Ｂが与えられるメタル配線１８ｂと接続されている。出力Ｙを出力するメタル配線１８ｃは、ゲート配線１３，１４の間のフィン１１と、フィン１２の他端（図面右側の端）とに、ローカル配線１６およびコンタクト１７を介して接続されている。
スタンダードセル２は、Ｐ型トランジスタ領域ＰＡにおいてＹ方向に延びるゲート配線２３，２４を備えており、また、Ｎ型トランジスタ領域ＮＡにおいてＹ方向に延びるゲート配線２５，２６を備えている。フィン２１とゲート配線２３とによって、フィンＦＥＴ Ｐ２１が構成されており、フィン２１とゲート配線２４とによって、フィンＦＥＴ Ｐ２２が構成されている。ここでは、ゲート配線２４は６本配置されており、フィンＦＥＴ Ｐ２２は６個のフィンＦＥＴによって構成されている。この６個のフィンＦＥＴのソースおよびドレインはいずれも、Ｙ方向に延びるローカル配線３１およびコンタクト２８を介して、電源配線ＶＤＤに接続されている。フィン２２とゲート配線２５とによって、フィンＦＥＴ Ｎ２１が構成されており、フィン２２とゲート配線２６とによって、フィンＦＥＴ Ｎ２２が構成されている。ここでは、ゲート配線２６は６本配置されており、フィンＦＥＴ Ｎ２２は６個のフィンＦＥＴによって構成されている。この６個のフィンＦＥＴのソースおよびドレインはいずれも、Ｙ方向に延びるローカル配線３２およびコンタクト２８を介して、電源配線ＶＳＳに接続されている。図３（ｂ）に示すように、フィンＦＥＴ Ｐ２２，Ｎ２２は容量部２０１を構成し、フィンＦＥＴ Ｐ２１，Ｎ２１は固定値出力部２０２を構成する。また、２７ａ，２７ｂはダミーゲート配線である。
フィン２１の一端（図面左側の端）は、Ｙ方向に延びるローカル配線３０およびコンタクト２８を介して、メタル配線２９ａに接続されている。メタル配線２９ａは、Ｘ方向に延びるローカル配線３０およびコンタクト２８を介して、ゲート配線２５，２６にそれぞれ接続されている。フィン２２の一端（図面右側の端）は、Ｙ方向に延びるローカル配線３０およびコンタクト２８を介して、メタル配線２９ｂに接続されている。メタル配線２９ｂは、Ｘ方向に延びるローカル配線３０およびコンタクト２８を介して、ゲート配線２３，２４にそれぞれ接続されている。
ここで、フィンと電源配線とを接続するローカル配線に着目する。
スタンダードセル２のＰ型トランジスタ領域ＰＡにおいて、容量部２０１を構成するフィンＦＥＴ Ｐ２２と電源配線ＶＤＤとを接続するローカル配線３１は、電源配線ＶＤＤから、フィン２１を超えて、セル内側に向かってさらに長く延びている。すなわち、ローカル配線３１がフィン２１から、電源配線ＶＤＤから離れる向きに突出した長さ（突出長）Ｄ２は、スタンダードセル１のＰ型トランジスタ領域ＰＡにおいて、ローカル配線１６がフィン１１から、電源配線ＶＤＤから離れる向きに突出した長さ（突出長）Ｄ１よりも、大きい。同様に、スタンダードセル２のＮ型トランジスタ領域ＮＡにおいて、容量部２０１を構成するフィンＦＥＴ Ｎ２２と電源配線ＶＳＳとを接続するローカル配線３２は、電源配線ＶＳＳから、フィン２２を超えて、セル内側に向かってさらに長く延びている。
通常のスタンダードセルでは、寄生容量の増加を抑えるために、ローカル配線の長さは最小限に設定されている。例えば、スタンダードセル１におけるローカル配線１６の突出長Ｄ１は、製造プロセスで許容される最小値とするのが好ましい。これに対して本実施形態では、容量セルであるスタンダードセル２において、寄生容量を増やすために、ローカル配線３１，３２を、フィン２１，２２を超えて、セル内側に向かってさらに長く延ばしている。ローカル配線３１，３２を長く延ばすことによって、ローカル配線３１，３２とゲート配線２４，２６との間の寄生容量がより大きくなるため、容量部２０１の容量値を大きくすることができる。したがって、単位面積当たりの容量値が大きい容量セルすなわちスタンダードセル２を実現することができる。
なお、図１の構成では、スタンダードセル１，２において、フィン１１とフィン２１の本数、および、Ｙ方向における位置は同一であるものとした。ただし、本開示はこれに限られるものではなく、フィン１１とフィン２１の本数は異なっていてもよいし、また、Ｙ方向における位置が同一でなくてもよい。いずれの場合においても、ローカル配線がフィンのセル内側の端から突出した長さを、突出長として、比較すればよい。
また、図１の構成では、スタンダードセル１，２は、Ｘ方向に延びる同じセル列に配置されているものとしたが、本開示はこれに限られるものではなく、異なるセル列に配置されていてもよい。
（変形例）
図１では、容量セルであるスタンダードセル２はいわゆるシングルハイトセルであるものとした。ただし、本実施形態に係る容量セルは、いわゆるマルチハイトセルとして構成することもできる。
図４および図５は本実施形態に係る容量セルの変形例を示す平面図である。図４に示す容量セル４、および、図５に示す容量セル４Ａはともにダブルハイトセルであり、Ｙ方向における両端に、電源電位ＶＳＳを供給する電源配線ＶＳＳ１，ＶＳＳ２がＸ方向に延びるように配置されており、Ｙ方向における中央に、電源電位ＶＤＤを供給する電源配線ＶＤＤがＸ方向に延びるように配置されている。電源配線ＶＤＤのＹ方向における両側に、Ｐ型トランジスタ領域ＰＡが設けられている。なお、図４および図５では、電源配線以外のメタル配線およびコンタクトについては、図示を省略している。また、図５では、図を分かりやすくするために、メタル配線の下に配置されたフィンについて、ローカル配線やゲート配線が上に設けられていない部分に灰色を付している。
図４の容量セル４は、図１のスタンダードセル２と同様の特徴を有している。例えば領域４ａにおいて、Ｙ方向に延びるローカル配線４３は、電源配線ＶＤＤから離れる向きにおいて、Ｘ方向に延びるフィン４１から長く突出して延びている。また、電源配線ＶＤＤの、フィン４１が配置された側の反対側、すなわち領域４ｂのＰ型トランジスタ領域ＰＡに、Ｘ方向に延びるフィン４２が形成されている。ローカル配線４３は、領域４ａのＰ型トランジスタ領域ＰＡから領域４ｂのＰ型トランジスタ領域ＰＡにかけて、電源配線ＶＤＤの下を通って一体化して形成されており、フィン４２にも接続されている。ゲート配線４４は、フィン４１，４２とそれぞれ平面視で交差するように、電源配線ＶＤＤの下を通って、Ｙ方向に延びている。ゲート配線４４はフィン４１，４２を囲むように形成されている。フィン４１とゲート配線４４とによってフィンＦＥＴが構成されており、フィン４２とゲート配線４４とによってフィンＦＥＴが構成されている。図４のような構成によって、ローカル配線４３とゲート配線４４との間の寄生容量がさらに大きくなるため、容量値が大きい容量セル４を実現することができる。なお、図４では、フィン４１，４２は２本ずつとしているが、電源配線ＶＤＤの両側に形成されるフィンの本数はこれに限られるものではない。
図５の容量セル４Ａは、基本的な構成は図４の容量セル４と同様である。容量セル４Ａはさらに、電源配線ＶＤＤの下に、Ｘ方向に延びるフィン４５を備えている。ゲート配線４４はフィン４５を囲むように形成されている。フィン４５とゲート配線４４とによってフィンＦＥＴが構成される。これにより、図５の構成では、フィンＦＥＴのゲート容量がさらに大きくなるため、容量値がさらに大きい容量セル４Ａを実現することができる。なお、図５では、フィン４５は３本であるが、電源配線ＶＤＤの下に形成されるフィンの本数はこれに限られるものではない。
なお、図４および図５では、容量セルのＹ方向における中央に電源配線ＶＤＤを配置しているが、Ｙ方向における中央に電源配線ＶＳＳを配置した構成としてもよい。この場合は、容量セルのＹ方向における両端に電源電位ＶＤＤを供給する電源配線を配置する。電源配線ＶＳＳのＹ方向における両側がＮ型トランジスタ領域となる。また、ダブルハイトセルよりも高さの高いマルチハイトセルとして構成してもよい。
（第２実施形態）
図６は第２実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。図６に示すスタンダードセル５は容量セルであり、メタル配線５１，５２およびコンタクト６１以外の構成、例えば、フィンやゲート配線の配置形態や各要素の接続関係に関しては、図１のスタンダードセル２と同一である。なお、図を分かりやすくするために、メタル配線の下に配置されたフィンについて、ローカル配線やゲート配線が上に設けられていない部分に灰色を付している。図３（ｂ）の回路図に示すとおり、フィンＦＥＴ Ｐ２１，Ｎ２１は固定値出力部２０２を構成し、フィンＦＥＴ Ｐ２２，Ｎ２２は容量部２０１を構成している。メタル配線５１は、固定値出力部２０２を構成するフィンＦＥＴ Ｎ２１のドレインに接続されており、容量部２０１を構成するフィンＦＥＴ Ｐ２２のゲートに電圧ＶＳＳを供給する。メタル配線５２は、固定値出力部２０２を構成するフィンＦＥＴ Ｐ２１のドレインに接続されており、容量部２０１を構成するフィンＦＥＴ Ｎ２２のゲートに電圧ＶＤＤを供給する。
図６の構成では、ローカル配線につながるメタル配線５１，５２を、図１の構成よりも密度高く配置している。これにより、メタル配線５１，５２同士の間の寄生容量がより大きくなっている。
図７は図６のレイアウトにおいてメタル配線を抽出した図である。図７に示すように、電源配線ＶＤＤに最も近くに配置されたメタル配線、および、電源配線ＶＳＳに最も近くに配置されたメタル配線は、いずれもメタル配線５１である。すなわち、第１配線としてのメタル配線５１は、Ｘ方向に延びており、電源配線ＶＤＤに隣接する部分５１ａと、Ｘ方向に延びており、電源配線ＶＳＳに隣接する部分５１ｂと、Ｙ方向に延びており、部分５１ａと部分５１ｂとを接続する部分５１ｃとを含む。部分５１ａは、メタル配線層Ｍ１において電源配線ＶＤＤに最も近い配線であり、部分５１ｂは、メタル配線層Ｍ１において電源配線ＶＳＳに最も近い配線である。また、メタル配線５２は、メタル配線５１の部分５１ａと部分５１ｂとにはさまれた領域において、蛇行するように配置されている。すなわち、第２配線としてのメタル配線５２は、Ｘ方向に延びており、メタル配線５１の部分５１ａの電源配線ＶＤＤと反対側に隣接する部分５２ａと、Ｙ方向に延びている部分５２ｂとを含む。また、それぞれの配線間隔、例えば、メタル配線５１の部分５１ａと電源配線ＶＤＤとの間隔、および、メタル配線５１の部分５１ａとメタル配線５２の部分５２ａとの間隔は、等しくなっていてもよい。
ここで、電源配線ＶＤＤ，ＶＳＳおよびメタル配線５１，５２は、同一配線層において、例えば上述したダブルパターニングによって形成される。また、メタル配線５１，５２間の寄生容量をより大きくするためには、メタル配線５１，５２はより小さな間隔で配置するのが好ましい。このため、メタル配線５１，５２については、ダブルパターニングにおけるマスク分割を適切に行うことができ、かつ、配線間隔がより小さいレイアウト構造が望まれる。
図７に示すように、電源配線ＶＤＤ，ＶＳＳは、通常、ダブルパターニングにおいて同一マスク（ＭＡＳＫ Ａ）によって形成される。このため本実施形態では、図７に示すように、電源配線ＶＤＤ，ＶＳＳに最も近いメタル配線を、いずれもメタル配線５１としている。このため、電源配線ＶＤＤ，ＶＳＳに最も近いメタル配線５１を、電源配線ＶＤＤ，ＶＳＳとは別のマスク（ＭＡＳＫ Ｂ）によって形成することができる。これにより、電源配線ＶＤＤ，ＶＳＳに対して極めて小さい間隔で、メタル配線５１を配置することができる。また、メタル配線５２を電源配線ＶＤＤ，ＶＳＳと同一マスク（ＭＡＳＫ Ａ）によって形成することによって、メタル配線５１，５２を小さな間隔でより密度高く配置することができる。すなわち、図７の配線形状によって、ダブルパターニングにおけるマスク分割を適切に行うことができ、かつ、配線間隔をより小さくすることができる。これにより、単位面積当たりの容量値が大きい容量セル５を実現することができる。
図８および図９は本実施形態におけるメタル配線の形状の他の例である。図８の例では、電圧ＶＳＳを供給する第１配線としてのメタル配線５３（ＭＡＳＫ Ｂ）は、Ｘ方向に延びており、電源配線ＶＤＤに隣接する部分５３ａと、Ｘ方向に延びており、電源配線ＶＳＳに隣接する部分５３ｂと、Ｙ方向に延びており、部分５３ａと部分５３ｂとを接続する部分５３ｃとを含む。部分５３ａは、メタル配線層Ｍ１において電源配線ＶＤＤに最も近い配線であり、部分５３ｂは、メタル配線層Ｍ１において電源配線ＶＳＳに最も近い配線である。また、電圧ＶＤＤを供給する第２配線としてのメタル配線５４（ＭＡＳＫ Ａ）は、Ｘ方向に延びており、メタル配線５３の部分５３ａの電源配線ＶＤＤと反対側に隣接する部分５４ａと、Ｙ方向に延びている部分５４ｂとを含む。
図９の例では、電圧ＶＳＳを供給する第１配線としてのメタル配線５５（ＭＡＳＫ Ｂ）は、Ｘ方向に延びており、電源配線ＶＤＤに隣接する部分５５ａと、Ｘ方向に延びており、電源配線ＶＳＳに隣接する部分５５ｂと、Ｙ方向に延びており、部分５５ａと部分５５ｂとを接続する部分５５ｃとを含む。部分５５ａは、メタル配線層Ｍ１において電源配線ＶＤＤに最も近い配線であり、部分５５ｂは、メタル配線層Ｍ１において電源配線ＶＳＳに最も近い配線である。また、電圧ＶＤＤを供給する第２配線としてのメタル配線５６（ＭＡＳＫ Ａ）は、Ｘ方向に延びており、メタル配線５５の部分５５ａの電源配線ＶＤＤと反対側に隣接する部分５６ａと、Ｙ方向に延びている部分５６ｂとを含む。
図８や図９のような配線形状によっても、ダブルパターニングにおけるマスク分割を適切に行うことができ、かつ、メタル配線間の配線間隔をより小さくすることができる。これにより、単位面積当たりの容量値が大きい容量セルを実現することができる。
なお、本実施形態では、電圧ＶＳＳを供給するメタル配線５１を、電源配線ＶＤＤ，ＶＳＳに隣接させるものとしたが、この代わりに、電圧ＶＤＤを供給するメタル配線５２を、電源配線ＶＤＤ，ＶＳＳに隣接させるようにしてもよい。
また、本実施形態の容量セルにおいて、固定値出力部２０２は省いてもかまわない。この場合は、容量部２０１を構成するフィンＦＥＴのゲートは、メタル配線を用いて、電源配線ＶＤＤ，ＶＳＳと直接接続すればよい。
（３次元トランジスタデバイスの他の例）
また、上の各実施形態では、フィンＦＥＴを例にとって説明したが、フィンＦＥＴ以外の３次元トランジスタデバイス、例えばナノワイヤＦＥＴを用いた構成としてもよい。
図１１はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１１に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１１では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１１では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図１１では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１１では、最も上のナノワイヤの上端とパッドの上端とは高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図１２に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
なお、上述の実施形態において、フィンＦＥＴに代えてナノワイヤＦＥＴを用いて半導体集積回路装置を構成する場合は、ナノワイヤＦＥＴにおける、１本または基板と垂直をなす方向に配置された複数本のナノワイヤ、および、そのナノワイヤの両端に接続されたパッドが、フィンＦＥＴのフィンに対応することになる。例えば、図１のスタンダードセル２における２本のフィン２１は、それぞれ、Ｘ方向に延びる１本または基板と垂直なす方向に配置された複数本のナノワイヤと、パッドとが、交互に接続された構造に置き換えられる。すなわち、ナノワイヤＦＥＴを用いた構成では、ナノワイヤおよびその両端に接続されたパッドが、立体拡散層部に相当する。そして、ローカル配線は、立体拡散層部に相当する構造におけるパッドに接続される。
なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
本開示では、３次元トランジスタデバイスを用いた半導体集積回路装置において、単位面積当たりの容量値が大きい容量セルを実現することができる。したがって、半導体集積回路装置の性能向上に有用である。
１ 第１スタンダードセル
２ 第２スタンダードセル
４，４Ａ 容量セル
５ 容量セル
１１，１２，２１，２２ フィン（立体拡散層部）
１３，１４，２３，２４，２５，２６ ゲート配線
１６，３１，３２ ローカル配線
４１，４２，４５ フィン（立体拡散層部）
４３ ローカル配線
４４ ゲート配線
５１，５３，５５ メタル配線（第１配線）
５１ａ，５３ａ，５５ａ 第１部分
５１ｂ，５３ｂ，５５ｂ 第２部分
５１ｃ，５３ｃ，５５ｃ 第３部分
５２，５４，５６ メタル配線（第２配線）
５２ａ，５４ａ，５６ａ 第４部分
５２ｂ，５４ｂ，５６ｂ 第５部分
２０１ 容量部
２０２ 固定値出力部
Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２，Ｐ２１，Ｐ２２，Ｎ２１，Ｎ２２ フィンＦＥＴ（３次元トランジスタデバイス）
ＶＤＤ 電源配線
ＶＳＳ 電源配線

Claims (7)

  1. ３次元トランジスタデバイスを有し、論理セルである第１スタンダードセルと、
    ３次元トランジスタデバイスを有し、容量セルである第２スタンダードセルとを備え、
    前記第１スタンダードセルは、
    第１方向に延びる、１つ、または、前記第１方向と垂直をなす第２方向において並ぶ複数の、第１立体拡散層部と、
    前記第２方向に延びており、前記第１立体拡散層部と、前記第１方向に延びる、所定の第１電源電圧を供給する電源配線とを接続する第１ローカル配線とを備え、
    前記第２スタンダードセルは、
    前記第１方向に延びる、１つ、または、前記第２方向において並ぶ複数の、第２立体拡散層部と、
    前記第２方向に延びており、前記第２立体拡散層部と前記電源配線とを接続する第２ローカル配線と、
    前記第２立体拡散層部と平面視で交差するように前記第２方向に延びており、前記第２立体拡散層部を囲むように形成されており、所定の第２電源電圧が与えられているゲート配線とを備え、
    前記第２スタンダードセルにおいて、前記第２ローカル配線が、前記電源配線から離れる向きにおいて前記第２立体拡散層部から突出する長さは、前記第１スタンダードセルにおいて、前記第１ローカル配線が、前記電源配線から離れる向きにおいて前記第１立体拡散層部から突出する長さよりも、大きく、
    前記第２スタンダードセルは、
    前記第１方向に延びる、１つ、または、前記第２方向において並ぶ複数の、第３立体拡散層部を備え、
    前記第３立体拡散層部は、前記電源配線の、前記第２立体拡散層部が配置された側の反対側に配置されており、
    前記ゲート配線は、前記電源配線の下を通って前記第３立体拡散層部と平面視で交差するように延びており、前記第３立体拡散層部を囲むように形成されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１立体拡散層部と前記第２立体拡散層部とは、個数、および、前記第２方向における位置が同一である
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、
    前記第１方向に延びる、１つ、または、前記第２方向において並ぶ複数の、第４立体拡散層部を備え、
    前記第４立体拡散層部は、前記電源配線の下に、形成されており、
    前記ゲート配線は、前記第４立体拡散層部を囲むように形成されている
    ことを特徴とする半導体集積回路装置。
  4. 容量セルであるスタンダードセルを備え、
    前記スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延び、第２電源電圧を供給する第２電源配線と、
    前記第１および第２電源配線の間に設けられ、３次元トランジスタデバイスを有する容量部と、
    前記容量部に、前記第２電源電圧を供給する第１配線と、
    前記容量部に、前記第１電源電圧を供給する第２配線とを備え、
    前記第１および第２電源配線、並びに、前記第１および第２配線は、同一の金属配線層に設けられており、
    前記第１配線は、
    前記第１方向に延び、前記第１電源配線に隣接しており、前記金属配線層において前記第１電源配線に最も近い配線である第１部分と、
    前記第１方向に延び、前記第２電源配線に隣接しており、前記金属配線層において前記第２電源配線に最も近い配線である第２部分と、
    前記第１方向と垂直をなす方向である第２方向に延び、前記第１および第２部分を接続する第３部分とを備えた
    ことを特徴とする半導体集積回路装置。
  5. 請求項４記載の半導体集積回路装置において、
    前記第２配線は、
    前記第１方向に延び、前記第１配線の前記第１部分に、前記第１電源配線と反対側に隣接する第４部分と、
    前記第１配線の前記第１および第２部分に挟まれた領域において、前記第２方向に延びる第５部分とを備えた
    ことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記第１配線の前記第１部分と前記第１電源配線との間隔、および、前記第１配線の前記第１部分と前記第２配線の第４部分との間隔は、等しい
    ことを特徴とする半導体集積回路装置。
  7. 請求項１〜６のうちいずれか１項記載の半導体集積回路装置において、
    前記３次元トランジスタデバイスは、フィンＦＥＴ（Field Effect Transistor）、または、ナノワイヤＦＥＴである
    ことを特徴とする半導体集積回路装置。
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