JP7286581B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP7286581B2 JP7286581B2 JP2020052174A JP2020052174A JP7286581B2 JP 7286581 B2 JP7286581 B2 JP 7286581B2 JP 2020052174 A JP2020052174 A JP 2020052174A JP 2020052174 A JP2020052174 A JP 2020052174A JP 7286581 B2 JP7286581 B2 JP 7286581B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- region
- template
- semiconductor device
- capacity cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 67
- 238000009792 diffusion process Methods 0.000 claims description 71
- 239000003990 capacitor Substances 0.000 claims description 68
- 238000010586 diagram Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 13
- 238000012986 modification Methods 0.000 description 13
- 239000013256 coordination polymer Substances 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 9
- 239000007943 implant Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
図1は、実施形態にかかる半導体装置1の構成の一例を示す平面図である。図1(a)は半導体装置1の全体構成を示し、図1(b)は半導体装置1の一部拡大図を示す。
次に、図3~図10を用いて、実施形態の半導体装置1の製造方法について説明する。図3は、実施形態にかかる半導体装置1のセルレイアウトの一例について説明する模式図である。
次に、図11を用いて、比較例の容量セルCD’と実施形態の容量セルCDtとの比較を行う。図11は、実施形態にかかる容量セルCDtと比較例にかかる容量セルCD’との一例を示す平面図である。
次に、図12~図14を用いて、実施形態の変形例の半導体装置の構成について説明する。変形例では、容量効率を更に高めることができる容量セルの構成を示す。
Claims (16)
- 第1の方向に延びる複数の電源線と、
前記第1の方向および前記第1の方向と交差する第2の方向に沿って配列され、前記第2の方向における寸法であるセルハイトが、前記第2の方向に互いに隣接する前記電源線間の距離の整数倍となっている複数のセルと、を備える半導体装置であって、
前記複数のセルは、
前記半導体装置としての機能に寄与する機能セルと、
第1の導電型の拡散領域および前記拡散領域の上方に積層されるゲート電極を有し、デカップリングキャパシタとして機能する容量セルと、を含み、
前記容量セルは、
前記距離の2倍以上のセルハイトを有するマルチハイトセルとして構成され、
積層方向において前記拡散領域と重なる前記ゲート電極の領域であって、前記第2の方向に並んだ複数の重なり領域を有し、
前記複数の重なり領域は、
前記第1の導電型とは異なる第2の導電型の連続的な1つのウェル内に配置されており、
前記容量セルは、前記距離の偶数倍のセルハイトを有し、
前記容量セルの前記第2の方向の両端部は共に、前記ウェル内に配置されている、
半導体装置。 - 前記容量セルは、
前記第1の方向の端部であり、かつ、前記第2の方向の端部である前記容量セルの領域に配置される第1のテンプレート、及び、
前記第1の方向の端部より内側であり、かつ、前記第2の方向の端部である前記容量セルの領域に配置される第2のテンプレート、
の少なくとも2種類のテンプレートを組み合わせて設計されている、
請求項1に記載の半導体装置。 - 前記容量セルは、
前記第2のテンプレートの組み合わせ数を調整することにより、前記第1の方向における寸法を調整可能に設計されている、
請求項2に記載の半導体装置。 - 前記容量セルは、
前記距離の4倍以上のセルハイトを有し、
前記第1のテンプレート、
前記第2のテンプレート、
前記第1の方向の端部であり、かつ、前記第2の方向の端部より内側の前記容量セルの領域に配置される第3のテンプレート、及び、
前記第1の方向の端部より内側であり、かつ、前記第2の方向の端部より内側の前記容量セルの領域に配置される第4のテンプレート、
の4種類のテンプレートを組み合わせて設計されている、
請求項2に記載の半導体装置。 - 前記容量セルは、
前記第2のテンプレートの組み合わせ数、及び前記第4のテンプレートの組み合わせ数をそれぞれ調整することにより、前記第1の方向における寸法を調整可能に設計されている、
請求項4に記載の半導体装置。 - 第1の方向に延びる複数の電源線と、
前記第1の方向および前記第1の方向と交差する第2の方向に沿って配列され、前記第2の方向における寸法であるセルハイトが、前記第2の方向に互いに隣接する前記電源線間の距離の整数倍となっている複数のセルと、を備える半導体装置であって、
前記複数のセルは、
前記半導体装置としての機能に寄与する機能セルと、
第1の導電型の拡散領域および前記拡散領域の上方に積層されるゲート電極を有し、デカップリングキャパシタとして機能する容量セルと、を含み、
前記容量セルは、
前記距離の2倍以上のセルハイトを有するマルチハイトセルとして構成され、
積層方向において前記拡散領域と重なる前記ゲート電極の領域であって、前記第2の方向に並んだ複数の重なり領域を有し、
前記複数の重なり領域は、
前記第1の導電型とは異なる第2の導電型の連続的な1つのウェル内に配置されており、
前記容量セルは、前記距離の奇数倍のセルハイトを有し、
前記容量セルの前記第2の方向の一端部は前記ウェル内に配置され、
前記容量セルの前記第2の方向の他端部は、前記第1の導電型の第1のウェル内に配置されている、
半導体装置。 - 前記容量セルは、
前記距離の3倍以上のセルハイトを有し、
前記第1の方向の端部であり、かつ、前記第2の方向の一端部である前記容量セルの領域に配置される第1のテンプレート、
前記第1の方向の端部より内側であり、かつ、前記第2の方向の前記一端部である前記容量セルの領域に配置される第2のテンプレート、
前記第1の方向の端部であり、かつ、前記第2の方向の他端部である前記容量セルの領域に配置される第5のテンプレート、及び、
前記第1の方向の端部より内側であり、かつ、前記第2の方向の前記他端部である前記容量セルの領域に配置される第6のテンプレート、
の少なくとも4種類のテンプレートを組み合わせて設計されている、
請求項6に記載の半導体装置。 - 前記容量セルは、
前記第2のテンプレートの組み合わせ数、及び前記第6のテンプレートの組み合わせ数をそれぞれ調整することにより、前記第1の方向における寸法を調整可能に設計されている、
請求項7に記載の半導体装置。 - 前記容量セルは、
前記距離の6倍以上のセルハイトを有し、
前記第1のテンプレート、
前記第2のテンプレート、
前記第1の方向の端部であり、かつ、前記第2の方向の端部より内側の前記容量セルの領域に配置される第3のテンプレート、及び、
前記第1の方向の端部より内側であり、かつ、前記第2の方向の端部より内側の前記容量セルの領域に配置される第4のテンプレート、
前記第5のテンプレート、及び、
前記第6のテンプレート、
の6種類のテンプレートを組み合わせて設計されている、
請求項7に記載の半導体装置。 - 前記容量セルは、
前記第2のテンプレートの組み合わせ数、前記第4のテンプレートの組み合わせ数、及び前記第6のテンプレートの組み合わせ数をそれぞれ調整することにより、前記第1の方向における寸法を調整可能に設計されている、
請求項9に記載の半導体装置。 - 第1の方向に延びる複数の電源線と、
前記第1の方向および前記第1の方向と交差する第2の方向に沿って配列され、前記第2の方向における寸法であるセルハイトが、前記第2の方向に互いに隣接する前記電源線間の距離の整数倍となっている複数のセルと、を備える半導体装置であって、
前記複数のセルは、
前記半導体装置としての機能に寄与する機能セルと、
第1の導電型の拡散領域および前記拡散領域の上方に積層されるゲート電極を有し、デカップリングキャパシタとして機能する容量セルと、を含み、
前記容量セルは、
前記距離の2倍以上のセルハイトを有するマルチハイトセルとして構成され、
積層方向において前記拡散領域と重なる前記ゲート電極の領域であって、前記第2の方向に並んだ複数の重なり領域を有し、
前記複数の重なり領域は、
前記第1の導電型とは異なる第2の導電型の連続的な1つのウェル内に配置されており、
前記容量セルは、
前記第1の方向の一端部側に、前記第1の導電型の第2のウェル内に配置される第1の領域と、
前記第1の方向の他端部側に、前記第1の導電型の第3のウェル内に配置される第2の領域と、を有する、
半導体装置。 - 前記機能セルは、
前記第2の導電型の前記ウェル内に配置される第3の領域と、
前記第1の導電型の前記第2のウェル内に配置され、前記第3の領域に対して前記第2の方向に並ぶ第4の領域と、を有し、
前記第2のウェルは、
前記容量セルの前記第1の領域または前記第2の領域から、前記機能セルの前記第4の領域に亘って、前記第1の方向に連続的に配置されている、
請求項11に記載の半導体装置。 - 前記機能セルは、
第1の機能セルと、前記第2の方向で前記第1の機能セルと隣接する第2の機能セルとを含み、
前記第1の機能セルは、
前記第2の方向の一端部側に前記第3の領域を有し、
前記第2の方向の他端部側に前記第4の領域を有し、
前記第2の機能セルは、
前記第2の方向の前記一端部側に前記第4の領域を有し、
前記第2の方向の前記他端部側に前記第3の領域を有する、
請求項12に記載の半導体装置。 - 前記ゲート電極よりも上の階層に配置され、前記ゲート電極および前記拡散領域の少なくともいずれかに電気的に接続される配線層を更に備える、
請求項1、請求項6、または請求項11に記載の半導体装置。 - 前記配線層は櫛歯状の構造を有する、
請求項14に記載の半導体装置。 - 前記配線層は、それぞれ階層の異なる複数の配線層を含み、
前記複数の配線層は、ビアを介して互いに接続されている、
請求項14に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020052174A JP7286581B2 (ja) | 2020-03-24 | 2020-03-24 | 半導体装置 |
US17/195,303 US11532545B2 (en) | 2020-03-24 | 2021-03-08 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020052174A JP7286581B2 (ja) | 2020-03-24 | 2020-03-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021153078A JP2021153078A (ja) | 2021-09-30 |
JP7286581B2 true JP7286581B2 (ja) | 2023-06-05 |
Family
ID=77856559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020052174A Active JP7286581B2 (ja) | 2020-03-24 | 2020-03-24 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11532545B2 (ja) |
JP (1) | JP7286581B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10878158B2 (en) * | 2018-07-16 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007157892A (ja) | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | 半導体集積回路およびその製造方法 |
WO2008120387A1 (ja) | 2007-03-29 | 2008-10-09 | Fujitsu Limited | 容量セル、集積回路、集積回路設計方法および集積回路製造方法 |
JP2009004635A (ja) | 2007-06-22 | 2009-01-08 | Kawasaki Microelectronics Kk | 半導体集積回路および半導体集積回路の設計方法 |
US20120256680A1 (en) | 2011-04-06 | 2012-10-11 | Panasonic Corporation | Semiconductor integrated circuit device |
US20140117497A1 (en) | 2012-10-30 | 2014-05-01 | Silicon Laboratories Inc. | Decoupling Capacitors For Integrated Circuits |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005051037A (ja) | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP5653001B2 (ja) | 2009-03-16 | 2015-01-14 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及び半導体装置の補償容量の配置方法 |
JP6947987B2 (ja) | 2016-08-29 | 2021-10-13 | 株式会社ソシオネクスト | 半導体集積回路装置 |
KR102403735B1 (ko) * | 2017-09-07 | 2022-05-30 | 삼성전자주식회사 | 비대칭적인 엔딩 셀들을 포함하는 집적 회로 및 시스템 온 칩 |
-
2020
- 2020-03-24 JP JP2020052174A patent/JP7286581B2/ja active Active
-
2021
- 2021-03-08 US US17/195,303 patent/US11532545B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007157892A (ja) | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | 半導体集積回路およびその製造方法 |
WO2008120387A1 (ja) | 2007-03-29 | 2008-10-09 | Fujitsu Limited | 容量セル、集積回路、集積回路設計方法および集積回路製造方法 |
US20090302422A1 (en) | 2007-03-29 | 2009-12-10 | Fujitsu Limited | Capacitor-cell, integrated circuit, and designing and manufacturing methods |
JP2009004635A (ja) | 2007-06-22 | 2009-01-08 | Kawasaki Microelectronics Kk | 半導体集積回路および半導体集積回路の設計方法 |
US20120256680A1 (en) | 2011-04-06 | 2012-10-11 | Panasonic Corporation | Semiconductor integrated circuit device |
JP2012222065A (ja) | 2011-04-06 | 2012-11-12 | Panasonic Corp | 半導体集積回路装置 |
US20140117497A1 (en) | 2012-10-30 | 2014-05-01 | Silicon Laboratories Inc. | Decoupling Capacitors For Integrated Circuits |
Also Published As
Publication number | Publication date |
---|---|
US11532545B2 (en) | 2022-12-20 |
US20210305151A1 (en) | 2021-09-30 |
JP2021153078A (ja) | 2021-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109786369B (zh) | 包括标准单元的半导体器件 | |
JP5705053B2 (ja) | 半導体装置 | |
KR101599100B1 (ko) | 반도체 장치 | |
TWI550777B (zh) | 靜態隨機存取記憶體單元以及靜態隨機存取記憶體單元陣列 | |
US8169030B2 (en) | Semiconductor memory device and production method thereof | |
JP5590802B2 (ja) | 基本セルおよび半導体装置 | |
US8258621B2 (en) | Semiconductor device | |
JP2009130238A (ja) | 半導体装置 | |
US7973371B2 (en) | Semiconductor integrated circuit device including static random access memory having diffusion layers for supplying potential to well region | |
JP5045022B2 (ja) | 半導体記憶装置 | |
JP7286581B2 (ja) | 半導体装置 | |
JP2011243684A (ja) | Sram | |
US20210201961A1 (en) | Header layout design including backside power rail | |
JP2011238844A (ja) | 半導体装置 | |
JP2016146504A (ja) | 半導体装置および半導体チップ | |
JP5917738B2 (ja) | 半導体装置および半導体チップ | |
US20170323890A1 (en) | Semiconductor device | |
JP6586204B2 (ja) | 半導体装置 | |
JP6383073B2 (ja) | 半導体装置 | |
US11715501B2 (en) | Header layout design including backside power rail | |
JP2004363460A (ja) | 半導体記憶装置 | |
CN116259628A (zh) | 半导体结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221013 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221025 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221223 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230425 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230524 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7286581 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |