JP2005051037A

JP2005051037A - 半導体集積回路

Info

Publication number: JP2005051037A
Application number: JP2003281398A
Authority: JP
Inventors: Kyoko Narumi; 京子鳴海; Shigeyuki Komatsu; 茂行小松
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-07-29
Filing date: 2003-07-29
Publication date: 2005-02-24

Abstract

【課題】半導体集積回路において、ＥＭＩノイズを良好に低減できる十分な容量を配置できるようにする。
【解決手段】半導体基板上のブロックまたはセルの配置領域において、セル領域２４１の内部の接地配線２６１を他のセル領域２４２の内部の接地配線２６２に対面させ、それらのセル領域２４１、２４２どうしの間に、ブロックまたはセル間を接続する配線が形成された配線領域２５を設け、この配線領域２５にＮチャンネルトランジスタのゲート酸化膜３１６を形成し、前記Ｎチャンネルトランジスタのポリシリコンゲート３１５０〜３１５３とソースおよびドレイン２１３、３１４とを、セルの高位電源と低位電源とにそれぞれ接続した。
【選択図】図１

Description

本発明は半導体集積回路（ＬＳＩ）に関し、特に、回路の構成要素が形成されていない領域に、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減するための容量を配置した、半導体集積回路に関するものである。

図５は、従来の半導体集積回路の構成を示す図である。この図５において、ＬＳＩは、入出力回路のセルとなるＩ／Ｏセルが配置形成されたＩ／Ｏセル領域１１と、所望の機能を実現するマクロセルが配置形成されたマクロセル領域１２と、セルによりランダムロジック回路が形成されたスタンダードセル領域１３とを備えて構成されている。

上記構成のＬＳＩにおいて、ＥＭＩノイズを低減する対策の一つとして、電源間（ＶＤＤ−ＧＮＤ間）に容量を付加する方法がある。たとえば、特許文献１では、セル間を接続する配線領域における空いた領域に、予め用意した容量セルを配置し、この容量セルを高位電源と低位電源との間に接続することで対処している。

しかし、容量セルを配置する領域が配線領域における空いた領域に限定されているため、ＥＭＩノイズを十分に低減できるとはいい難い。また、容量セルを具体的にどのような素子によって構成するのが良いかについては、特許文献１には何ら開示がない。
特開２００２−９４００５号公報（第１−４頁、第１図）

本発明の課題は、半導体集積回路において、ＥＭＩノイズを良好に低減できる十分な容量を配置できるようにすることにある。

この課題を解決するために本発明は、半導体基板上のブロックまたはセルの配置領域において、セル領域内部の接地配線を他のセル領域内部の接地配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＮチャンネルトランジスタのゲート酸化膜を形成し、前記Ｎチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したものである。

また本発明は、半導体基板上のブロックまたはセルの配置領域において、セル領域内部の電源配線を他のセル領域内部の電源配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＰチャンネルトランジスタのゲート酸化膜を形成し、前記Ｐチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したものである。

また本発明は、半導体基板上のブロックまたはセルの配置領域において、セル領域内部の接地配線を他のセル領域内部の電源配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＮチャンネルトランジスタのゲート酸化膜を形成し、前記Ｎチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したものである。

また本発明は、半導体基板上のブロックまたはセルの配置領域において、セル領域内部の接地配線を他のセル領域内部の電源配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＰチャンネルトランジスタのゲート酸化膜を形成し、前記Ｐチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したものである。

したがって本発明によれば、複数のブロックまたはセルが配置されているセル領域に関し、前記ブロックまたはセルに接続する配線が形成された配線領域の全体に可能な限り多くのゲート酸化膜容量を形成でき、前記酸化膜容量を高位電源と低位電源間に接続できるため、電源配線および接地配線に依存することなく配線領域全体にゲート酸化膜容量を備える構成によって十分な容量を配置することが可能となり、チップサイズの増大を招くことなくＥＭＩノイズを低減することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１の半導体集積回路の要部を示す。この図１に示す部分には、セル領域２４１、２４２と、配線領域２５と、電源（ＶＤＤ）配線２７０、２７１、２７２と、接地（ＧＮＤ）配線２６０、２６１、２６２とが形成されている。セル領域２４１、２４２は、セル２８１、２８２、２８３、２８４、２８５、２８６、２８７と、フィードセル２９１、２９２、２９３とで構成されている。フィードセル２９１、２９２、２９３は、セル２８１、２８２、２８３、２８４、２８５、２８６、２８７どうしの隙間を埋めたり、別のセル領域にあるセル間を接続するための配線領域を確保したりする時に使用するセルである。配線領域２５には、セル間を接続するための配線２１０１、２１０２、２１０３、２１０４、２１０５、２１０６が形成されている。

複数のセルを配置したセル領域２４１、２４２のそれぞれ両側には、電源（ＶＤＤ）配線２７１、２７２と接地（ＧＮＤ）配線２６１、２６２とが、これらセル領域２４１、２４２に沿って形成されている。そしてセル領域２４１の接地（ＧＮＤ）配線２６１がセル領域２４２の接地（ＧＮＤ）配線２６２と対面し、それらのセル領域２４１、２４２どうしの間に配線領域２５が形成されている。

そして、セル領域２４１内に形成されているＰ基板２１１には、接地（ＧＮＤ）配線２６１の下部に形成されているＰ＋拡散領域２１３を通して、接地（ＧＮＤ）配線２６１から接地電位が供給されている。また、Ｎ型ウェル２１２には、電源（ＶＤＤ）配線２７１の下部に形成されているＮ＋拡散領域２１４を通して、電源（ＶＤＤ）配線２７１から電源（ＶＤＤ）電位が供給されている。

セル領域２４２内も、セル領域２４１内と同様の構成である。すなわち、セル領域２４２内に形成されているＰ基板２１１には、接地（ＧＮＤ）配線２６２の下部に形成されているＰ＋拡散領域２１３を通して、接地（ＧＮＤ）配線２６２から接地電位が供給されている。また、Ｎ型ウェル２１２には、電源（ＶＤＤ）配線２７２の下部に形成されているＮ＋拡散領域２１４を通して、電源（ＶＤＤ）配線２７２から電源（ＶＤＤ）電位が供給されている。

このように、セル領域２４１における接地（ＧＮＤ）配線２６１が、他のセル領域２４２の接地（ＧＮＤ）配線２６２と対面し、それらの領域間に配線領域２５が形成されているような構成となっている。そして配線領域２５には、セル領域２４１に形成されたセル間を接続する配線２１０６や、異なるセル領域２４１、２４２のセル間を接続するためにフィードセル２９１、２９２を通過する配線２１０１、２１０３などが形成されている。この配線領域２５は、配線が密に存在する箇所があれば疎に存在する箇所もあり、なかには全く存在しない箇所もある。

そこで、配線領域２５において可能な限り多くのポリシリコンゲート３１５０、３１５１、３１５２、３１５３を形成するとともに、配線領域２５の全域にＮ＋拡散領域３１４を形成する。そして、Ｎ＋拡散領域３１４にセル領域内の接地（ＧＮＤ）配線２６１、２６２より接地電位を供給し、かつポリシリコンゲート３１５０、３１５１、３１５２、３１５３には、電源（ＶＤＤ）配線２７１、２７２または電源（ＶＤＤ）配線２７１、２７２に接続する電源（ＶＤＤ）配線２７０より電源（ＶＤＤ）電位を供給するような構成とする。

これにより、ブロックまたはセル領域内の接地（ＧＮＤ）配線２６１が他のブロックまたはセル領域内の接地（ＧＮＤ）配線２６２と対面している場合に、Ｎチャンネルトランジスタを配置できゲート酸化膜容量３１６が形成されることになる。このため、配線領域２５の配線密度に大きく左右されることなく、配線領域２５に最大の容量を配置することが可能となる。

（実施の形態２）
図２は、本発明の実施の形態２の半導体集積回路の要部を示す。この図２に示す実施の形態２の半導体集積回路（ＬＳＩ）は、複数のセルを配置したセル領域４４１、４４２のそれぞれ両側に、電源（ＶＤＤ）配線４７１、４７２と接地（ＧＮＤ）配線４６１、４６２とが、これらセル領域４４１、４４２に沿って形成されている。セル領域４４１、４４２どうしの間には、配線領域４５が形成されている。４７０は電源（ＶＤＤ）配線、４６０は接地（ＧＮＤ）配線である。４８１、４８２、４８３、４８４、４８５、４８６、４８７はセル、４９１、４９２、４９３はフィードセル、４１０１、４１０２、４１０３、４１０４、４１０５、４１０６は配線である。

そして、セル領域４４１における電源（ＶＤＤ）配線４７１がセル領域４４２の電源（ＶＤＤ）配線４７２と対面している。配線領域４５には、セル領域４４１に形成されたセル間を接続する配線４１０６や、異なるセル領域４４１、４４２のセル間を接続するためにフィードセル４９１、４９２を通過する配線４１０１、４１０３などが形成されている。

セル領域４４１内に形成されているＰ基板４１１には、接地（ＧＮＤ）配線４６１の下部に形成されているＰ＋拡散領域４１３を通して、接地（ＧＮＤ）配線４６１から接地電位が供給されている。また、Ｎ型ウェル４１２には、電源（ＶＤＤ）配線４７１の下部に形成されているＮ＋拡散領域４１４を通して、電源（ＶＤＤ）配線４７１から電源（ＶＤＤ）電位が供給されている。

セル領域４４２内も、セル領域４４１内と同様の構成である。すなわち、セル領域４４２内に形成されているＰ基板４１１には、接地（ＧＮＤ）配線４６２の下部に形成されているＰ＋拡散領域４１３を通して、接地（ＧＮＤ）配線４６２から接地電位が供給されている。また、Ｎ型ウェル４１２には、電源（ＶＤＤ）配線４７２の下部に形成されているＮ＋拡散領域４１４を通して、電源（ＶＤＤ）配線４７２から電源（ＶＤＤ）電位が供給されている。

配線領域４５には、配線が密に存在する箇所があれば疎に存在する箇所もあり、なかには全く存在しない箇所もある。そこで、配線領域４５において可能な限り多くのポリシリコンゲート５１５０、５１５１、５１５２、５１５３を形成するとともに、配線領域４５の全域にＰ＋拡散領域５１３を形成する。そして、セル領域４４１、４４２の内部に存在するＮ型ウェル４１２と共有するように配線領域４５の全域にＮ型ウェル５１２を形成し、Ｐ＋拡散領域５１３にセル領域内の電源（ＶＤＤ）配線４７１、４７２より電源電位を供給し、ポリシリコンゲート５１５０、５１５１、５１５２、５１５３には、接地（ＧＮＤ）配線４６１、４６２、または接地（ＧＮＤ）配線４６１、４６２へ接続する接地（ＧＮＤ）配線４６０より接地（ＧＮＤ）電位を供給するような構成にする。

これにより、ブロックまたはセル領域内の電源（ＶＤＤ）配線４７１が他のブロックまたはセル領域内の電源（ＶＤＤ）配線４７２に対面している場合においても、Ｐチャンネルトランジスタを配置でき、ゲート酸化膜容量５１６が形成されることになる。このため、配線領域４５の配線密度に大きく左右されることなく、配線領域４５に最大の容量を配置することが可能となる。

（実施の形態３）
図３は、本発明の実施の形態３の半導体集積回路の要部を示す。この図３に示す実施の形態３の半導体集積回路（ＬＳＩ）は、複数のセルを配置したセル領域６４１、６４２のそれぞれ両側に、電源（ＶＤＤ）配線６７１、６７２と接地（ＧＮＤ）配線６６１、６６２とが、これらセル領域６４１、６４２に沿って形成されている。セル領域６４１、６４２どうしの間には、配線領域６５が形成されている。６７０は電源（ＶＤＤ）配線、６６０は接地（ＧＮＤ）配線である。６８１、６８２、６８３、６８４、６８５、６８６、６８７はセル、６９１、６９２、６９３はフィードセル、６１０１、６１０２、６１０３、６１０４、６１０５、６１０６は配線である。

そして、セル領域６４２における接地（ＧＮＤ）配線６６２が、他のセル領域６４１の電源（ＶＤＤ）配線６７１と対面し、それらのセル領域６４１、６４２間に配線領域６５が形成されている。

セル領域６４１内に形成されているＰ基板６１１には、接地（ＧＮＤ）配線６６１の下部に形成されているＰ＋拡散領域６１３を通して、接地（ＧＮＤ）配線６６１から接地電位が供給されている。また、Ｎ型ウェル６１２には、電源（ＶＤＤ）配線６７１の下部に形成されているＮ＋拡散領域６１４を通して、電源（ＶＤＤ）配線６７１から電源（ＶＤＤ）電位が供給されている。

セル領域６４２内も、セル領域６４１内と同様の構成である。すなわち、セル領域６４２内に形成されているＰ基板６１１には、接地（ＧＮＤ）配線６６２の下部に形成されているＰ＋拡散領域６１３を通して、接地（ＧＮＤ）配線６６２から接地電位が供給されている。また、Ｎ型ウェル６１２には、電源（ＶＤＤ）配線６７２の下部に形成されているＮ＋拡散領域６１４を通して、電源（ＶＤＤ）配線６７２から電源（ＶＤＤ）電位が供給されている。

配線領域６５には、セル領域６４１に形成されたセル間を接続する配線６１０６や、異なるセル領域６４１、６４２のセル間を接続するためフィードセル６９１、６９２を通過する配線６１０１、６１０３などが形成されている。この配線領域６５には、配線が密に存在する箇所があれば疎に存在する箇所もあり、なかには全く存在しない箇所もある。そこで、配線領域６５に可能な限り多くのポリシリコンゲート７１５０、７１５１、７１５２、７１５３を形成するとともに、配線領域６５の全域にＮ＋拡散領域７１４を形成する。そして、Ｎ＋拡散領域７１４に、セル領域内の接地（ＧＮＤ）配線６６２より、または接地（ＧＮＤ）配線６６１、６６２に接続する接地（ＧＮＤ）配線６６０より、接地電位を供給し、ポリシリコンゲート７１５０、７１５１、７１５２、７１５３には、電源（ＶＤＤ）配線６７１、６７２、または電源（ＶＤＤ）配線６７１、６７２へ接続する電源（ＶＤＤ）配線６７０より電源（ＶＤＤ）電位を供給するような構成にする。

これにより、接地（ＧＮＤ）配線６６２と電源（ＶＤＤ）配線６７１とが対面している場合でも、Ｎチャンネルトランジスタを配置でき、ゲート酸化膜容量７１６が形成されることになる。このため、配線領域６５の配線密度に大きく左右されることなく、配線領域６５に最大の容量を配置することが可能となる。

（実施の形態４）
図４は、本発明の実施の形態４の半導体集積回路の要部を示す。この図４に示す実施の形態の半導体集積回路（ＬＳＩ）は、図３に示すところの、セル領域６４２における接地（ＧＮＤ）配線６６２が、他のセル領域６４１の電源（ＶＤＤ）配線６７１と対面し、それらのセル領域６４１、６４２間に配線領域６５が形成されているものの変形例である。

この図４の半導体集積回路においては、配線領域６５に可能な限り多くのポリシリコンゲート８１５０、８１５１、８１５２、８１５３を形成するとともに、配線領域６５の全域にＰ＋拡散領域８１３を形成する。そして、セル領域６４１、６４２の内部に存在するＮ型ウェル６１２と共有するように、配線領域６５の全域にＮ型ウェル８１２を形成する。かつ、Ｐ＋拡散領域８１３に、セル領域内の電源（ＶＤＤ）配線６７１または電源（ＶＤＤ）配線６７１、６７２に接続する電源（ＶＤＤ）配線６７０より電源電位を供給し、ポリシリコンゲート８１５０、８１５１、８１５２、８１５３には、接地（ＧＮＤ）配線６６１、６６２、または接地（ＧＮＤ）配線６６１、６６２へ接続する接地（ＧＮＤ）配線６６０より接地（ＧＮＤ）電位を供給するような構成にする。

これにより、接地（ＧＮＤ）配線６６２と電源（ＶＤＤ）配線６７１とが対面したものにおいて、トランジスタを形成するためのＰ基板６１１を接地（ＧＮＤ）電位に固定する実施の形態３と比較して、ブロックまたはセル間の配線混雑によってはＮ型ウェルを電源（ＶＤＤ）電位に固定した方が、レイアウト上、より安定した電位を供給できる場合には、Ｐチャンネルトランジスタを配置でき、ゲート酸化膜容量８１６が形成されるため、配線領域６５の配線密度に大きく左右されることなく、配線領域６５に最大の容量を配置することが可能となる。

本発明にかかる半導体集積回路は、電源配線および接地配線に依存することなく配線領域全体にゲート酸化膜容量を備える構成によって十分な容量を配置することが可能となって、チップサイズの増大を招くことなくＥＭＩノイズを低減することができるという効果を有し、回路の構成要素が形成されていない領域にＥＭＩノイズを低減するための容量を配置した半導体集積回路などとして有用である。

本発明の実施の形態１の半導体集積回路の要部の構成を示す図本発明の実施の形態２の半導体集積回路の要部の構成を示す図本発明の実施の形態３の半導体集積回路の要部の構成を示す図本発明の実施の形態４の半導体集積回路の要部の構成を示す図従来の半導体集積回路の構成を示す図

符号の説明

２４１、２４２セル領域
２５配線領域
２６０〜２６２接地（ＧＮＤ）配線
２７０〜２７２電源（ＶＤＤ）配線
２１１Ｐ基板
２１２Ｎ型ウェル
２１３Ｐ＋拡散領域
３１４Ｎ＋拡散領域
３１５０〜３１５３ポリシリコン
３１６ゲート酸化膜

Claims

半導体基板上のブロックまたはセルの配置領域において、セル領域内部の接地配線を他のセル領域内部の接地配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＮチャンネルトランジスタのゲート酸化膜を形成し、前記Ｎチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したことを特徴とする半導体集積回路。
半導体基板上のブロックまたはセルの配置領域において、セル領域内部の電源配線を他のセル領域内部の電源配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＰチャンネルトランジスタのゲート酸化膜を形成し、前記Ｐチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したことを特徴とする半導体集積回路。
半導体基板上のブロックまたはセルの配置領域において、セル領域内部の接地配線を他のセル領域内部の電源配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＮチャンネルトランジスタのゲート酸化膜を形成し、前記Ｎチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したことを特徴とする半導体集積回路。
半導体基板上のブロックまたはセルの配置領域において、セル領域内部の接地配線を他のセル領域内部の電源配線に対面させ、それらのセル領域間に、ブロックまたはセル間を接続する配線が形成された配線領域を設け、この配線領域にＰチャンネルトランジスタのゲート酸化膜を形成し、前記Ｐチャンネルトランジスタのポリシリコンゲートとソースおよびドレインとを、前記セルの高位電源と低位電源とにそれぞれ接続したことを特徴とする半導体集積回路。