JP2004363460A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2004363460A JP2004363460A JP2003162164A JP2003162164A JP2004363460A JP 2004363460 A JP2004363460 A JP 2004363460A JP 2003162164 A JP2003162164 A JP 2003162164A JP 2003162164 A JP2003162164 A JP 2003162164A JP 2004363460 A JP2004363460 A JP 2004363460A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- transistor
- gate electrode
- wiring
- driver transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】蓄積電荷が大きく、ソフトエラー耐性に優れたフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置を提供する。
【解決手段】横長のＣＭＯＳ型メモリセルにおて、第１及び第２のセルノードを形成する第２の配線層とワード線又はビット線を形成する配線層との間に、第１のセルノード及び第２のセルノードを形成する各第２の配線層に接続される第３の配線層と、固定電位に接続された第４の配線層とを設け、これら第３の配線層及び第４の配線層によって、各メモリセル内に互いに電気的に分離された２つのキャパシタを構成する。
【選択図】 図２
【解決手段】横長のＣＭＯＳ型メモリセルにおて、第１及び第２のセルノードを形成する第２の配線層とワード線又はビット線を形成する配線層との間に、第１のセルノード及び第２のセルノードを形成する各第２の配線層に接続される第３の配線層と、固定電位に接続された第４の配線層とを設け、これら第３の配線層及び第４の配線層によって、各メモリセル内に互いに電気的に分離された２つのキャパシタを構成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
ＩＣの集積化・低電圧化が進むにつれ、半導体記憶装置の記憶に際して保持される電荷の量は小さくなり、これに伴い、半導体記憶装置においては、記憶に際して保持する電荷の正負が、α線等の放射線やリーク電流による影響で変化する現象（所謂ソフトエラー）が発生しやすい傾向にある。このため、近年では、集積化・低電圧化を実現しつつ、ソフトエラー耐性に優れた半導体記憶装置が求められている。
【０００３】
これに関連して、書き込まれたデータが電源が供給されている限り保存されるスタティックＲＡＭ（以下、ＳＲＡＭと表記）では、一般に、高抵抗負荷型又はＴＦＴ負荷型のメモリセルを備えたＳＲＡＭと比較して、Ｈ側の記憶ノードが非常に低いインピーダンスで電源につながることから、フルＣＭＯＳ型（バルク６トランジスタ型）のメモリセルを備えたＳＲＡＭが、ソフトエラー耐性に優れていることが知られている。このＳＲＡＭは、各メモリセルにおいて、ｎ型バルクアクセストランジスタとｎ型バルクドライバトランジスタとｐ型バルクロードトランジスタとを、それぞれ２つずつ備えた構造を有するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、フルＣＭＯＳ型のメモリセルを備えたＳＲＡＭにおいても、近年の低電圧化やセルサイズの微細化に伴い、メモリセル蓄積電荷（電圧×容量）が小さくなることから、ソフトエラーが問題となってきている。かかる問題に対処するために、現在では、特に０．１８μｍルール以降のデザインルールにおいて、所定以上のソフトエラー耐性を確保することのできる対策を施すことが必要とされるが、こうした対策の１つとして、セルノードに電荷容量を付加する技術が知られている。
【０００５】
例えば特開２００１−７７３２７号公報では、複数のメモリセルを有する半導体記憶装置において、隣接するメモリセル同士のキャパシタが互いに異なる層に形成され、隣接するキャパシタの形成領域が平面的に重なる領域を有することにより、キャパシタ容量を多く確保する技術が開示されている（特許文献１参照）。また、例えば特開平８−２３６６４５号公報では、スタティック型メモリセルにおいて、駆動用ＭＯＳＦＥＴのソース領域に接続するＧＮＤ配線が情報転送用ＭＯＳＦＥＴと駆動用ＭＯＳＦＥＴとを被覆して配設され、ＧＮＤ配線の上層に絶縁膜を介して負荷用薄膜トランジスタのソース領域，チャネル領域及びドレイン領域が設けられ、負荷用薄膜トランジスタのソース領域に接続する電源配線がワード線に平行に配設され、負荷用薄膜トランジスタのチャネルの方向がビット線に平行に形成され、負荷用薄膜トランジスタのドレイン領域がワード線方向とビット線方向とに曲折して形成され、ＧＮＤ配線と曲折したドレイン領域とを対向電極とする静電容量部が設けられる技術が開示されている（特許文献２参照）。
【０００６】
【特許文献１】
特開２００１−７７３２７号公報 （第２−３頁，第１図）
【特許文献２】
特開平８−２３６６４５号公報 （第４頁，第１図）
【０００７】
しかしながら、前述した従来技術では、セルノードに対する電荷容量の付加に伴い、セル面積の増大が生じるという問題があった。特にフルＣＭＯＳ型のメモリセルでは、計６つのＭＯＳトランジスタが同一平面上にレイアウトされる構造であるため、そのセル面積が、高抵抗負荷型のメモリセルを備えたＳＲＡＭと比べても大きくなることからも、セル面積の抑制は一層求められるところである。
【０００８】
本発明は、上記技術的課題に鑑みてなされたもので、セル面積の増大を抑制し、蓄積電荷が大きく、ソフトエラー耐性に優れたフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本願の第１の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記各第２の配線層と、上記ワード線又は上記第１及び第２のビット線を形成する配線層との間に、上記各第２の配線層上に設けられ該第２の配線層にそれぞれ接続される第３の配線層と、固定電位に接続され上記第３の配線層上に設けられた第４の配線層とを備えて、これら第３の配線層及び第４の配線層によって、各メモリセル内に互いに電気的に分離された２つのキャパシタが構成されていることを特徴としたものである。
【００１０】
また、本願の第２の発明は、上記第１の発明において、上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記各第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記各第２の配線層より大きい面積を有し、上記キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されていることを特徴としたものである。
【００１１】
更に、本願の第３の発明は、上記第１の発明において、上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されていることを特徴としたものである。
【００１２】
また、更に、本願の第４の発明は、上記第２の発明において、上記第４の配線層に電源電圧の略半分の電位が供給されることを特徴としたものである。
【００１３】
また、更に、本願の第５の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、第１のセルノードを形成する第２の配線層に接続される第３の配線層と、第２のセルノードを形成する第２の配線層に接続される第４の配線層とが設けられ、これら第３の配線層及び第４の配線層により各メモリセル内に１つのキャパシタが形成されていることを特徴としたものである。
【００１４】
また、更に、本願の第６の発明は、上記第５の発明において、上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記第１のセルノードを形成する第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記第２のセルノードを形成する第２の配線層より大きい面積を有し、該キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されることを特徴としたものである。
【００１５】
また、更に、本願の第７の発明は、上記第５の発明において、上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されることを特徴としたものである。
【００１６】
また、更に、本願の第８の発明は、上記第５の発明において、上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、上記第３の配線層及び第４の配線層が設けられ、第３の配線層と第４の配線層とで１つのメモリセル内に互いに電気的に分離された少なくとも４つのキャパシタが形成され、その少なくとも２つがが、第１のセルノードを形成する第２の配線層に接続されるとともに、その２つ以上の第３の配線層が、第２のセルノードを形成する第２の配線層に接続され、第４の配線層に固定電位が供給されることを特徴としたものである。
【００１７】
また、更に、本願の第９の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記第１及び第２のセルノードを構成する第２の配線層と、上記ワード線若しくはビット線を形成する配線層との間に、第３の配線層が設けられ、上記メモリセルの平面方向に対して略垂直方向に２つの電気的に分離された導電膜が形成され、それぞれが第１及び第２のセルノードを形成する第２の配線層に接続されていることを特徴としたものである。
【００１８】
また、更に、本願の第１０の発明は、上記第１〜９の発明のいずれか一において、上記第１及び第２のセルノードを形成する第２の配線層とワード線又はビット線を形成する配線層との間における、該第３の配線層及び第４の配線層が金属材料で形成されていることを特徴としたものである。
【００１９】
また、更に、本願の第１１の発明は、上記第１〜１０の発明のいずれか一において、上記メモリセルが横長型のメモリセルであることを特徴としたものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。なお、以下では、メモリセルとして、対称性の高く比較的低電圧での動作が可能でありまた大面積で容量が形成し易いセルとして知られる横長型のメモリセルを取り上げて説明する。
実施の形態１．
図１の（ａ）及び（ｂ）は、ソフトエラー対策用にセルノードに電荷容量が付加されるタイプの典型的なフルＣＭＯＳ型のメモリセルの回路図である。図１の（ａ）及び（ｂ）に示す両回路は等価回路であり、図１の（ａ）では、各構成部品が、横長型のメモリセルの実構造に対応して配置され、また、一方、図１の（ｂ）では、各構成部品が、回路図が簡略化・明瞭化されるように配置されている。
【００２１】
このメモリセル１０は、一般的な６トランジスタ・セル構造を有するもので、トランジスタとして、第１のｐ型バルクロードトランジスタ（以下、第１のロードトランジスタという）３と、第２のｐ型バルクロードトランジスタ（以下、第２のロードトランジスタという）４と、第１のｎ型バルクドライバトランジスタ（以下、第１のドライバトランジスタという）５と、第２のｎ型バルクドライバトランジスタ（以下、第２のドライバトランジスタという）６と、第１のｎ型バルクアクセストランジスタ（以下、第１のアクセストランジスタという）７と、第２のｎ型バルクアクセストランジスタ（以下、第２のアクセストランジスタという）８と、を有している。
【００２２】
第１のロードトランジスタ３及び第１のドライバトランジスタ５は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第１のロードトランジスタ３のドレインと第１のドライバトランジスタ５のソースとが接続され、また、第１のロードトランジスタ３のソースが電圧入力端子１に、第１のドライバトランジスタ５のドレインが接地端子２に接続され、更に、両トランジスタ３，５のゲート電極が同一の配線に対して共通に接続されている。
【００２３】
同様に、第２のロードトランジスタ４及び第２のドライバトランジスタ６は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第２のロードトランジスタ４のドレインと第２のドライバトランジスタ６のソースとが接続され、また、第２のロードトランジスタ４のソースが電圧入力端子１に、第２のドライバトランジスタ６のドレインが接地端子２に接続され、更に、両トランジスタ４，６のゲート電極が同一の配線に対して共通に接続されている。
【００２４】
また、第１のアクセストランジスタ７のドレインは、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースが接続される配線に対して接続され、また、そのソースは、第１のビット線（ＢｉｔＬ）に接続され、更に、そのゲート電極は、ワード線（ＷＬ）に接続されている。他方、第２のアクセストランジスタ８のドレインは、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースが接続される配線に対して接続され、また、そのソースは、第２のビット線（Ｂｉｔ♯Ｌ）に接続され、更に、そのゲート電極は、ワード線（ＷＬ）に接続されている。
【００２５】
また、メモリセル１０は、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースに接続し、また、第１のアクセストランジスタ７のドレインに接続し、更に、第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲート電極に接続するセルノードＮ１と、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースに接続し、また、第２のアクセストランジスタ８のドレインに接続し、更に、第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲート電極に接続するセルノードＮ２と、を有している。
【００２６】
更に、このメモリセル１０は、所定以上のソフトエラー耐性を確保するために、セルノードＮ１及びＮ２に対してそれぞれ接続される電荷容量コンデンサ９を有している。詳しくは後述するが、電荷容量コンデンサ９は、セルノードＮ１及びＮ２とこれらセルノードに対して形成される絶縁膜及び導電膜とにより構成されるもので、以下では、「電荷容量体」と呼ばれる。
【００２７】
図２の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態１に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。まず、図２の（ａ）に、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。具体的には、第１，第２，第３及び第４の活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄがカラム方向（図中の上下方向）に沿って並列して配置され、第１の活性層１１Ａが、半導体基板平面上の両側に形成されたＰウェル領域（第１導電型ウェル領域）の一方（図中左側）に、また、第２及び第３の活性層１１Ｂ及び１１Ｃが、半導体基板平面上の中央に形成されたＮウェル領域（第２導電型ウェル領域）に、更に、第４の活性層１１Ｄが、半導体基板平面上の両側に形成されたＰウェル領域の他方（図中右）に配置されている。
【００２８】
これら活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの上側には、第１，第２，第３，第４のゲート電極配線１２Ａ，１２Ｂ，１２Ｃ，１２Ｄがロウ方向（図中の左右方向）に沿って並列して形成される。第１のゲート電極配線１２Ａは、第１，第２，第３の活性層１１Ａ，１１Ｂ，１１Ｃを横切るように、第２のゲート電極配線１２Ｂは、第４の活性層１１Ｄを横切るように、また、第３のゲート電極配線１２Ｃは、第１の活性層１１Ａを横切るように、更に、第４のゲート電極配線１２Ｄは、第２，第３，第４の活性層１１Ｂ，１１Ｃ，１１Ｄを横切るように配置されている。
【００２９】
図中に含まれる各構成の配置が実際の構造に対応する図１の（ａ）と照合すれば、活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄにおいて、各トランジスタが構成されることが分かる。すなわち、第１の活性層１１Ａでは、第１のドライバトランジスタ５及び第１のアクセストランジスタ７が構成され、第２の活性層１１Ｂでは、第１のロードトランジスタ３が構成される。また、第３の活性層１１Ｃでは、第２のロードトランジスタ４が構成され、更に、第４の活性層１１Ｄでは、第２のドライバトランジスタ６及び第２のアクセストランジスタ８が構成される。
【００３０】
このような構成によれば、第１のゲート電極配線１２Ａによって、活性層１１Ａ及び１１Ｂにてそれぞれ構成される第１のドライバトランジスタ５及び第１のロードトランジスタ３が同電位となり、また、第４のゲート電極配線１２Ｄによって、活性層１１Ｃ及び１１Ｄにてそれぞれ構成される第２のロードトランジスタ４及び第２のドライバトランジスタ６が同電位となる。更に、第２及び第３のゲート電極配線１２Ｂ及び１２Ｃは、それぞれ、第４及び第１の活性層１１Ｄ及び１１Ａとともに、第２及び第１のアクセストランジスタ８及び７を構成している。これら第２及び第３のゲート電極配線１２Ｂ及び１２Ｃは、また、第２及び第１のアクセストランジスタ８及び７のゲート電極（不図示）と共通である。
【００３１】
更に、タングステンダマシン配線（以下、Ｗダマシンと表記）からなるノード配線、及び、ワード線（ＷＬ）／第１のビット線（ＢｉｔＬ）／第２のビット線（Ｂｉｔ＃Ｌ）／電源電圧線（ＶｄｄＬ）／接地電圧線（ＶｓｓＬ）に接続されるためのダマシン配線が形成されている。
【００３２】
具体的には、第１の活性層１１Ａの一端部（第１のドライバトランジスタ５のソース）を接地電圧線ＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ａと、第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のソース）を電源電圧線ＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｂと、第４の活性層１１Ｄの一端部（第２のアクセストランジスタ８のソース）を第２のビット線Ｂｉｔ＃Ｌへ導くダマシン配線１３Ｃと、ゲート電極配線１２Ｃの一端部（第１のアクセストランジスタ７のゲート電極）を第１のビット線ＢｉｔＬへ導くダマシン配線１３Ｄと、第１の活性層１１Ａの途中部（第１のアクセストランジスタ７のドレイン及び第１のドライバトランジスタ５のドレイン）と第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のドレイン）とゲート電極配線１２Ｄ（第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲート電極を繋げるゲート電極配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｅと、第４の活性層１１Ｄの途中部（第２のアクセストランジスタ８のドレイン及び第２のドライバトランジスタ６のドレイン）と第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のドレイン）とゲート電極配線１２Ａ（第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲート電極を繋げるゲート電極配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｆと、ゲート電極配線１２Ｂの一端部（第２のアクセストランジスタ８のゲート電極）を第２のビット線Ｂｉｔ＃Ｌへ導くダマシン配線１３Ｇと、第１の活性層１１Ａの一端部（第１のアクセストランジスタ７のソース）を第１のビット線ＢｉｔＬへ導くダマシン配線１３Ｈと、第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のソース）を電源電圧線ＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｉと、第４の活性層１１Ｄの一端部（第２のドライバトランジスタ６のソース）を接地電圧線ＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ｊとが形成されている。
【００３３】
略Ｌ字状のダマシン配線１３Ｅ及び１３Ｆは、それぞれ、図１に示すメモリセル１０におけるセルノードＮ１及びＮ２に対応するものであり、ダマシン配線１３Ｅは、第１のロードトランジスタ３における活性領域（すなわち第２の活性層１１Ｂ）と第１のドライバトランジスタ５における活性領域（すなわち第１の活性層１１Ａ）とを接続させ、第１のドライバトランジスタ５が構成されるＰウェル領域と第１のロードトランジスタ３が構成されるＮウェル領域とを掛け渡すように配設され、他方、ダマシン配線１３Ｆは、第２のロードトランジスタ４における活性領域（すなわち第３の活性層１１Ｃ）と第２のドライバトランジスタ６における活性領域（すなわち第４の活性層１１Ｄ）とを接続させ、第２のドライバトランジスタ６が構成されるＰウェル領域と上記第２のロードトランジスタ４が構成されるＮウェル領域とを掛け渡すように配設されている。
【００３４】
この実施の形態１では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９（図３参照）に形成されたコンタクトホール内にそれぞれ収まるＷビアコンタクト１４Ａ及び１４Ｂが設けられている。Ｗビアコンタクト１４Ａは、ダマシン配線１３Ｅ上で、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、他方、Ｗビアコンタクト１４Ｂは、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００３５】
なお、本発明に係るフルＣＭＯＳ型のメモリセルを備えたＳＲＡＭは、かかる配線構造を備えたメモリセルが複数配列されて構成されるものであるが、ダマシン配線１３Ｅ及び１３Ｆを除き、他のダマシン配線１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊは、隣接するメモリセル間で共有される。
【００３６】
続いて、図２の（ｂ）及び（ｃ）には、メモリセルの製造工程において、ソフトエラー対策用に、電荷容量が付加された状態を示す。具体的には、図２の（ｂ）から分かるように、メモリセルの平面方向において、ダマシン配線１３Ｅ，１３Ｆをそれぞれカバーするような矩形状の導電膜１５Ａ及び１５Ｂが設けられている。導電膜１５Ａ及び１５Ｂは、それぞれ、ダマシン配線１３Ｅ及び１３Ｆ上のＷビアコンタクト１４Ａ及び１４Ｂに接触する。
【００３７】
また、図２の（ｃ）から分かるように、導電膜１５Ａ及び１５Ｂの上側には、プレート状に形成された絶縁膜１６がこれら導電膜１５Ａ及び１５Ｂをかけ渡すように設けられ、更に、絶縁膜１６上には、絶縁膜１６とほぼ同じ形状をもつ導電膜１７が重ねられている。導電膜１７には、固定電位が供給される。メモリセルの平面方向において、導電膜１７とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００３８】
図３は、図２の（ｃ）におけるＩ−Ｉ線に沿った縦断面説明図である。図３において、符号２０は素子分離用酸化膜，符号２１はＣｏＳｉ２膜，符号２２，２５はＳｉＮからなるエッチングストッパ，符号２３，２６，２８は層間絶縁膜，符号２４はＷビアコンタクト，符号２７は１層金属配線，符号２９は接地電圧線（ＶｓｓＬ）をなす２層金属配線，符号３０Ａは第１のビット線（ＢｉｔＬ）をなす２層金属配線，符号３０Ｂは第２のビット線（Ｂｉｔ♯Ｌ）をなす２層金属配線，符号３１は電源電圧線（ＶｄｄＬ）をなす２層金属配線をあらわす。このフルＣＭＯＳ型のメモリセルは、基本的には、本願出願人により出願された特願２００２−３１２８８７号に開示されたメモリセルと同様の多層構造を有し、また、同様の製造フローを用いて製造される。ここでは、かかる多層構造及び製造フローについての詳細は省略する。
【００３９】
本実施の形態１では、上記のように、導電膜１５Ａ，１５Ｂ，絶縁膜１６及び導電膜１７を、ダマシン配線１３Ｅ及び１３Ｆ上に形成することにより、導電膜１５Ａ，１５Ｂと導電膜１７との間に電荷容量体が構成され、これによって、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４０】
続いて、本発明の他の実施の形態について説明する。なお、以下では、上記実施の形態１における場合と同じものには同一の符号を付し、それ以上の説明を省略する。
実施の形態２．
図４の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態２に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図５は、図４の（ｃ）におけるＩＩ−ＩＩ線に沿った縦断面説明図である。図４の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示すが、この実施の形態２では、セルノードＮ１を構成するダマシン配線１３Ｅ上にＷビアコンタクト１４Ａが設けられる一方、セルノードＮ２を構成するダマシン配線１３Ｆ上の酸化膜１９に形成されたコンタクトホール内に収まるＷビアコンタクト３３が設けられる。Ｗビアコンタクト３３は、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００４１】
続いて、図４の（ｂ）及び（ｃ）には、メモリセルの製造工程において、ソフトエラー対策用に、電荷容量が付加された状態を示す。上記実施の形態１における場合と同様に、メモリセルの平面方向において、ダマシン配線１３Ｅをカバーするような矩形状の導電膜１５Ａが設けられている。導電膜１５Ａは、ダマシン配線１３Ｆ上のＷビアコンタクト１４Ａに接触する。更に、この実施の形態２では、導電膜１５Ａの上側に、導電膜１５Ａとほぼ同じ形状をもつ絶縁膜３４が設けられている。
【００４２】
また、図４の（ｃ）から分かるように、絶縁膜３４及びダマシン配線１３Ｆの上側には、プレート状に形成された導電膜３５が、絶縁膜３４とダマシン配線１３Ｆ上のＷビアコンタクト３３に接触するように設けられている。導電膜３５には、固定電位が供給される。また、メモリセルの平面方向において、導電膜３５とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００４３】
図５から分かるように、Ｗビアコンタクト３３は、Ｗビアコンタクト１４Ａ，導電膜１５Ａ及び絶縁膜３４を重ねてなる高さに相当する高さを有し、ダマシン配線１３Ｆと導電膜３５とを接続する。
【００４４】
このように、実施の形態２では、導電膜１５Ａと導電膜３５との間の容量をセルノードＮ１及びセルノードＮ２をそれぞれ構成するダマシン配線１３Ｅ及び１３Ｆ間に接続させることにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４５】
実施の形態３．
図６の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態３に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図７は、図６の（ｃ）におけるＩＩＩ−ＩＩＩ線に沿った縦断面説明図である。図６の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態３では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９及び層間絶縁膜２６にコンタクトホールがそれぞれ形成され、各コンタクトホールの内壁に、導電膜３６Ａ及び３６Ｂが形成される。図７からよく分かるように、導電膜３６Ａ及び３６Ｂは、コンタクトホールの内壁とともに、その上端周縁にも形成され、また、コンタクトホール間の層間絶縁膜２６上で連続的にすなわち一体的に形成されている。導電膜３６Ａが形成されたコンタクトホールは、ダマシン配線１３Ｅ上で、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、他方、導電膜３６Ｂが形成されたコンタクトホールは、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００４６】
導電膜３６Ａ及び３６Ｂに続き、各コンタクトホールの内壁には、絶縁膜３７Ａ及び３７Ｂが形成される。これら絶縁膜３７Ａ及び３７Ｂは、導電膜３６Ａ及び３６Ｂとは異なり、コンタクトホール間の層間絶縁膜２６上には形成されず、一体的に形成されるものでない。
【００４７】
更に、図６の（ｃ）に示すように、ダマシン配線１３Ｅ，１３Ｆ及びコンタクトホールの上側には、それらをまとめてカバーするような導電膜３８が形成されている。この導電膜３８は、図７からよく分かるように、コンタクトホールの上端周縁に形成された導電膜３６Ａ及び３６Ｂに重なるものである。導電膜３８には、固定電位が供給される。メモリセルの平面方向において、導電膜３８とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００４８】
このように、実施の形態３では、導電膜３６Ａ，３６Ｂと導電膜３８とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４９】
実施の形態４．
図８の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態４に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図９は、図８の（ｃ）におけるＩＶ−ＩＶ線に沿った縦断面説明図である。図８の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態４では、ダマシン配線１３Ｅ，１３Ｆ上の酸化膜１９及び層間絶縁膜２６にコンタクトホールがそれぞれ形成され、ダマシン配線１３Ｅ上のコンタクトホールの内壁に、導電膜４１が形成される。ダマシン配線１３Ｅ上のコンタクトホールは、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、ダマシン配線１３Ｆ上のコンタクトホールは、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００５０】
また、図８の（ｂ）に示すように、導電膜４１に続き、ダマシン配線１３Ｅ上のコンタクトホールの内壁には、絶縁膜４２が形成される。また、ダマシン配線１３Ｆ上のコンタクトホールの内壁には、導電膜４３が形成される。
【００５１】
更に、図８の（ｃ）に示すように、両コンタクトホールの上側には、それらをまとめてカバーするような導電膜４４が形成されている。この導電膜４４は、図９からよく分かるように、各コンタクトホールの内壁に形成された導電膜４１及び絶縁膜４２の上端部と導電膜４３の上端部とに接触するものである。導電膜４４には、固定電位が供給される。メモリセルの平面方向において、導電膜４４とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００５２】
このように、実施の形態４では、導電膜４１，４３と導電膜４４とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００５３】
実施の形態５．
図１０の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態５に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図１１は、図１０の（ｃ）におけるＶ−Ｖ線に沿った縦断面説明図である。
図１０の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態５では、ダマシン配線１３Ｅ上の酸化膜１９及び層間絶縁膜２６に一対のコンタクトホールが形成され、また、ダマシン配線１３Ｆ上の酸化膜１９及び層間絶縁膜２６に一対のコンタクトホールが形成される。これらのコンタクトホールは、ロウ方向に配列されるものである。そして、ダマシン配線１３Ｅ上の各コンタクトホールの内壁には、それぞれ、導電膜４５Ａ，４５Ｂが形成され、他方、ダマシン配線１３Ｆ上の各コンタクトホールの内壁には、それぞれ、導電膜４５Ｃ，４５Ｄが形成される。
【００５４】
また、ダマシン配線１３Ｅ上の各コンタクトホールの内壁には、導電膜４５Ａ，４５Ｂに続き、絶縁膜４６Ａが形成され、他方、ダマシン配線１３Ｆ上の各コンタクトホールの内壁には、絶縁膜４６Ｂが形成される。ダマシン配線１３Ｅ及び１３Ｆ上の各コンタクトホールの内壁に形成された絶縁膜４６Ａ及び４６Ｂは、それぞれ、各コンタクトホール間の層間絶縁膜２６上で連続的にすなわち一体的に形成されている。
【００５５】
更に、図１０の（ｃ）に示すように、ダマシン配線１３Ｅ，１３Ｆ及び各コンタクトホールの上側には、それらをまとめてカバーするような導電膜４７が形成されている。この導電膜４７は、図１１からよく分かるように、各コンタクトホールの上端周縁に形成された絶縁膜４６Ａ及び４６Ｂの上端部に接触するものである。導電膜４７には、固定電位が供給される。メモリセルの平面方向において、導電膜４７とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００５６】
このように、実施の形態５では、導電膜４５Ａ，４５Ｂ，４５Ｃ，４５Ｄと導電膜４７とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００５７】
実施の形態６．
図１２の（ａ）及び（ｂ）は、それぞれ、本発明の実施の形態６に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図１３は、図１２の（ｂ）におけるＶＩ−ＶＩ線に沿った縦断面説明図である。
図１２の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態６では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９及び層間絶縁膜２６にそれぞれコンタクトホールが形成される。ダマシン配線１３Ｅ上のコンタクトホールは、第１のロードトランジスタ３と第１のドライバトランジスタ５との間で、第１のロートランジスタ３寄りに位置決めされ、他方、ダマシン配線１３Ｆ上のコンクリートホールは、第２のロードトランジスタ４と第２のドライバトランジスタ６との間で、第２のロードトランジスタ３寄りに位置決めされる。
【００５８】
ダマシン配線１３Ｅ及び１３Ｆ上の各コンタクトホール内には、それぞれ、絶縁膜４８Ａ，４８Ｂが形成される。その後、各コンタクトホール内には、絶縁膜４８Ａ，４８Ｂの上側で、それぞれ、導電体４９Ａ，４９Ｂが埋め込まれる。
【００５９】
このように、実施の形態６では、筒型のキャパシタを構成せず、導電体４９Ａ及び４９Ｂ間に容量が形成されることにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００６０】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
例えば、上記実施の形態１〜６における導電膜１７，３５，３８，４４，４７及び導電体４９Ａ，４９Ｂを、それぞれ、金属材料で形成することにより、キャパシタ部分の寄生抵抗を削減することができる。これによれば、高速動作が可能であり、より大きなソフトエラー耐性を備えたフルＣＭＯＳ型のメモリセルを実現することができる。また、上記実施の形態１，３及び５において、導電膜１７，３８，４７の固定電位をメモリセルに与えられるＶＤＤ電位の半分にすることにより、キャパシタにかけられる最大電圧をＶＤＤ電位の半分にすることができる。これによれば、ソフトエラー耐性を向上させ、キャパシタのリーク電流を抑制したフルＣＭＯＳ型のメモリセルを実現することが可能である。
【００６１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、半導体記憶装置を構成するフルＣＭＯＳ型メモリセルにおいて、セル面積の増大を抑制しつつ、セルノードに対する電荷容量の付加が可能であり、ソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】ソフトエラー対策用にセルノードに電荷容量が付加されるタイプの典型的なフルＣＭＯＳ型のメモリセルの回路図である。
【図２】（ａ）本発明の実施の形態１に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態１に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態１に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図３】図２の（ｃ）中のＩ―Ｉ線に沿った縦断面説明図である。
【図４】（ａ）本発明の実施の形態２に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態２に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態２に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図５】図４の（ｃ）中のＩＩ―ＩＩ線に沿った縦断面説明図である。
【図６】（ａ）本発明の実施の形態３に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態３に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態３に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図７】図６の（ｃ）中のＩＩＩ―ＩＩＩ線に沿った縦断面説明図である。
【図８】（ａ）本発明の実施の形態４に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態４に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態４に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図９】図８の（ｃ）中のＩＶ―ＩＶ線に沿った縦断面説明図である。
【図１０】（ａ）本発明の実施の形態５に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態５に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態５に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図１１】図１０の（ｃ）中のＶ―Ｖ線に沿った縦断面説明図である。
【図１２】（ａ）本発明の実施の形態１に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態１に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
【図１３】図１２の（ｃ）中のＶＩ―ＶＩ線に沿った縦断面説明図である。
【符号の説明】
１ 入力端子，２ 接地端子，３ 第１のロードトランジスタ，４ 第２のロードトランジスタ，５ 第１のドライバトランジスタ，６ 第２のドライバトランジスタ，７ 第１のアクセストランジスタ，８ 第２のアクセストランジスタ，９ 電荷容量体，１０ メモリセル，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ 活性層，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ ゲート電極配線，１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ，１３Ｆ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊ ダマシン配線，１４Ａ，１４Ｂ Ｗビアコンタクト，１５Ａ，１５Ｂ 導電膜，１６ 絶縁膜，１７ 導電膜。
【発明の属する技術分野】
本発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
ＩＣの集積化・低電圧化が進むにつれ、半導体記憶装置の記憶に際して保持される電荷の量は小さくなり、これに伴い、半導体記憶装置においては、記憶に際して保持する電荷の正負が、α線等の放射線やリーク電流による影響で変化する現象（所謂ソフトエラー）が発生しやすい傾向にある。このため、近年では、集積化・低電圧化を実現しつつ、ソフトエラー耐性に優れた半導体記憶装置が求められている。
【０００３】
これに関連して、書き込まれたデータが電源が供給されている限り保存されるスタティックＲＡＭ（以下、ＳＲＡＭと表記）では、一般に、高抵抗負荷型又はＴＦＴ負荷型のメモリセルを備えたＳＲＡＭと比較して、Ｈ側の記憶ノードが非常に低いインピーダンスで電源につながることから、フルＣＭＯＳ型（バルク６トランジスタ型）のメモリセルを備えたＳＲＡＭが、ソフトエラー耐性に優れていることが知られている。このＳＲＡＭは、各メモリセルにおいて、ｎ型バルクアクセストランジスタとｎ型バルクドライバトランジスタとｐ型バルクロードトランジスタとを、それぞれ２つずつ備えた構造を有するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、フルＣＭＯＳ型のメモリセルを備えたＳＲＡＭにおいても、近年の低電圧化やセルサイズの微細化に伴い、メモリセル蓄積電荷（電圧×容量）が小さくなることから、ソフトエラーが問題となってきている。かかる問題に対処するために、現在では、特に０．１８μｍルール以降のデザインルールにおいて、所定以上のソフトエラー耐性を確保することのできる対策を施すことが必要とされるが、こうした対策の１つとして、セルノードに電荷容量を付加する技術が知られている。
【０００５】
例えば特開２００１−７７３２７号公報では、複数のメモリセルを有する半導体記憶装置において、隣接するメモリセル同士のキャパシタが互いに異なる層に形成され、隣接するキャパシタの形成領域が平面的に重なる領域を有することにより、キャパシタ容量を多く確保する技術が開示されている（特許文献１参照）。また、例えば特開平８−２３６６４５号公報では、スタティック型メモリセルにおいて、駆動用ＭＯＳＦＥＴのソース領域に接続するＧＮＤ配線が情報転送用ＭＯＳＦＥＴと駆動用ＭＯＳＦＥＴとを被覆して配設され、ＧＮＤ配線の上層に絶縁膜を介して負荷用薄膜トランジスタのソース領域，チャネル領域及びドレイン領域が設けられ、負荷用薄膜トランジスタのソース領域に接続する電源配線がワード線に平行に配設され、負荷用薄膜トランジスタのチャネルの方向がビット線に平行に形成され、負荷用薄膜トランジスタのドレイン領域がワード線方向とビット線方向とに曲折して形成され、ＧＮＤ配線と曲折したドレイン領域とを対向電極とする静電容量部が設けられる技術が開示されている（特許文献２参照）。
【０００６】
【特許文献１】
特開２００１−７７３２７号公報 （第２−３頁，第１図）
【特許文献２】
特開平８−２３６６４５号公報 （第４頁，第１図）
【０００７】
しかしながら、前述した従来技術では、セルノードに対する電荷容量の付加に伴い、セル面積の増大が生じるという問題があった。特にフルＣＭＯＳ型のメモリセルでは、計６つのＭＯＳトランジスタが同一平面上にレイアウトされる構造であるため、そのセル面積が、高抵抗負荷型のメモリセルを備えたＳＲＡＭと比べても大きくなることからも、セル面積の抑制は一層求められるところである。
【０００８】
本発明は、上記技術的課題に鑑みてなされたもので、セル面積の増大を抑制し、蓄積電荷が大きく、ソフトエラー耐性に優れたフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本願の第１の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記各第２の配線層と、上記ワード線又は上記第１及び第２のビット線を形成する配線層との間に、上記各第２の配線層上に設けられ該第２の配線層にそれぞれ接続される第３の配線層と、固定電位に接続され上記第３の配線層上に設けられた第４の配線層とを備えて、これら第３の配線層及び第４の配線層によって、各メモリセル内に互いに電気的に分離された２つのキャパシタが構成されていることを特徴としたものである。
【００１０】
また、本願の第２の発明は、上記第１の発明において、上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記各第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記各第２の配線層より大きい面積を有し、上記キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されていることを特徴としたものである。
【００１１】
更に、本願の第３の発明は、上記第１の発明において、上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されていることを特徴としたものである。
【００１２】
また、更に、本願の第４の発明は、上記第２の発明において、上記第４の配線層に電源電圧の略半分の電位が供給されることを特徴としたものである。
【００１３】
また、更に、本願の第５の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、第１のセルノードを形成する第２の配線層に接続される第３の配線層と、第２のセルノードを形成する第２の配線層に接続される第４の配線層とが設けられ、これら第３の配線層及び第４の配線層により各メモリセル内に１つのキャパシタが形成されていることを特徴としたものである。
【００１４】
また、更に、本願の第６の発明は、上記第５の発明において、上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記第１のセルノードを形成する第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記第２のセルノードを形成する第２の配線層より大きい面積を有し、該キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されることを特徴としたものである。
【００１５】
また、更に、本願の第７の発明は、上記第５の発明において、上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されることを特徴としたものである。
【００１６】
また、更に、本願の第８の発明は、上記第５の発明において、上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、上記第３の配線層及び第４の配線層が設けられ、第３の配線層と第４の配線層とで１つのメモリセル内に互いに電気的に分離された少なくとも４つのキャパシタが形成され、その少なくとも２つがが、第１のセルノードを形成する第２の配線層に接続されるとともに、その２つ以上の第３の配線層が、第２のセルノードを形成する第２の配線層に接続され、第４の配線層に固定電位が供給されることを特徴としたものである。
【００１７】
また、更に、本願の第９の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記第１及び第２のセルノードを構成する第２の配線層と、上記ワード線若しくはビット線を形成する配線層との間に、第３の配線層が設けられ、上記メモリセルの平面方向に対して略垂直方向に２つの電気的に分離された導電膜が形成され、それぞれが第１及び第２のセルノードを形成する第２の配線層に接続されていることを特徴としたものである。
【００１８】
また、更に、本願の第１０の発明は、上記第１〜９の発明のいずれか一において、上記第１及び第２のセルノードを形成する第２の配線層とワード線又はビット線を形成する配線層との間における、該第３の配線層及び第４の配線層が金属材料で形成されていることを特徴としたものである。
【００１９】
また、更に、本願の第１１の発明は、上記第１〜１０の発明のいずれか一において、上記メモリセルが横長型のメモリセルであることを特徴としたものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。なお、以下では、メモリセルとして、対称性の高く比較的低電圧での動作が可能でありまた大面積で容量が形成し易いセルとして知られる横長型のメモリセルを取り上げて説明する。
実施の形態１．
図１の（ａ）及び（ｂ）は、ソフトエラー対策用にセルノードに電荷容量が付加されるタイプの典型的なフルＣＭＯＳ型のメモリセルの回路図である。図１の（ａ）及び（ｂ）に示す両回路は等価回路であり、図１の（ａ）では、各構成部品が、横長型のメモリセルの実構造に対応して配置され、また、一方、図１の（ｂ）では、各構成部品が、回路図が簡略化・明瞭化されるように配置されている。
【００２１】
このメモリセル１０は、一般的な６トランジスタ・セル構造を有するもので、トランジスタとして、第１のｐ型バルクロードトランジスタ（以下、第１のロードトランジスタという）３と、第２のｐ型バルクロードトランジスタ（以下、第２のロードトランジスタという）４と、第１のｎ型バルクドライバトランジスタ（以下、第１のドライバトランジスタという）５と、第２のｎ型バルクドライバトランジスタ（以下、第２のドライバトランジスタという）６と、第１のｎ型バルクアクセストランジスタ（以下、第１のアクセストランジスタという）７と、第２のｎ型バルクアクセストランジスタ（以下、第２のアクセストランジスタという）８と、を有している。
【００２２】
第１のロードトランジスタ３及び第１のドライバトランジスタ５は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第１のロードトランジスタ３のドレインと第１のドライバトランジスタ５のソースとが接続され、また、第１のロードトランジスタ３のソースが電圧入力端子１に、第１のドライバトランジスタ５のドレインが接地端子２に接続され、更に、両トランジスタ３，５のゲート電極が同一の配線に対して共通に接続されている。
【００２３】
同様に、第２のロードトランジスタ４及び第２のドライバトランジスタ６は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第２のロードトランジスタ４のドレインと第２のドライバトランジスタ６のソースとが接続され、また、第２のロードトランジスタ４のソースが電圧入力端子１に、第２のドライバトランジスタ６のドレインが接地端子２に接続され、更に、両トランジスタ４，６のゲート電極が同一の配線に対して共通に接続されている。
【００２４】
また、第１のアクセストランジスタ７のドレインは、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースが接続される配線に対して接続され、また、そのソースは、第１のビット線（ＢｉｔＬ）に接続され、更に、そのゲート電極は、ワード線（ＷＬ）に接続されている。他方、第２のアクセストランジスタ８のドレインは、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースが接続される配線に対して接続され、また、そのソースは、第２のビット線（Ｂｉｔ♯Ｌ）に接続され、更に、そのゲート電極は、ワード線（ＷＬ）に接続されている。
【００２５】
また、メモリセル１０は、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースに接続し、また、第１のアクセストランジスタ７のドレインに接続し、更に、第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲート電極に接続するセルノードＮ１と、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースに接続し、また、第２のアクセストランジスタ８のドレインに接続し、更に、第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲート電極に接続するセルノードＮ２と、を有している。
【００２６】
更に、このメモリセル１０は、所定以上のソフトエラー耐性を確保するために、セルノードＮ１及びＮ２に対してそれぞれ接続される電荷容量コンデンサ９を有している。詳しくは後述するが、電荷容量コンデンサ９は、セルノードＮ１及びＮ２とこれらセルノードに対して形成される絶縁膜及び導電膜とにより構成されるもので、以下では、「電荷容量体」と呼ばれる。
【００２７】
図２の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態１に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。まず、図２の（ａ）に、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。具体的には、第１，第２，第３及び第４の活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄがカラム方向（図中の上下方向）に沿って並列して配置され、第１の活性層１１Ａが、半導体基板平面上の両側に形成されたＰウェル領域（第１導電型ウェル領域）の一方（図中左側）に、また、第２及び第３の活性層１１Ｂ及び１１Ｃが、半導体基板平面上の中央に形成されたＮウェル領域（第２導電型ウェル領域）に、更に、第４の活性層１１Ｄが、半導体基板平面上の両側に形成されたＰウェル領域の他方（図中右）に配置されている。
【００２８】
これら活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの上側には、第１，第２，第３，第４のゲート電極配線１２Ａ，１２Ｂ，１２Ｃ，１２Ｄがロウ方向（図中の左右方向）に沿って並列して形成される。第１のゲート電極配線１２Ａは、第１，第２，第３の活性層１１Ａ，１１Ｂ，１１Ｃを横切るように、第２のゲート電極配線１２Ｂは、第４の活性層１１Ｄを横切るように、また、第３のゲート電極配線１２Ｃは、第１の活性層１１Ａを横切るように、更に、第４のゲート電極配線１２Ｄは、第２，第３，第４の活性層１１Ｂ，１１Ｃ，１１Ｄを横切るように配置されている。
【００２９】
図中に含まれる各構成の配置が実際の構造に対応する図１の（ａ）と照合すれば、活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄにおいて、各トランジスタが構成されることが分かる。すなわち、第１の活性層１１Ａでは、第１のドライバトランジスタ５及び第１のアクセストランジスタ７が構成され、第２の活性層１１Ｂでは、第１のロードトランジスタ３が構成される。また、第３の活性層１１Ｃでは、第２のロードトランジスタ４が構成され、更に、第４の活性層１１Ｄでは、第２のドライバトランジスタ６及び第２のアクセストランジスタ８が構成される。
【００３０】
このような構成によれば、第１のゲート電極配線１２Ａによって、活性層１１Ａ及び１１Ｂにてそれぞれ構成される第１のドライバトランジスタ５及び第１のロードトランジスタ３が同電位となり、また、第４のゲート電極配線１２Ｄによって、活性層１１Ｃ及び１１Ｄにてそれぞれ構成される第２のロードトランジスタ４及び第２のドライバトランジスタ６が同電位となる。更に、第２及び第３のゲート電極配線１２Ｂ及び１２Ｃは、それぞれ、第４及び第１の活性層１１Ｄ及び１１Ａとともに、第２及び第１のアクセストランジスタ８及び７を構成している。これら第２及び第３のゲート電極配線１２Ｂ及び１２Ｃは、また、第２及び第１のアクセストランジスタ８及び７のゲート電極（不図示）と共通である。
【００３１】
更に、タングステンダマシン配線（以下、Ｗダマシンと表記）からなるノード配線、及び、ワード線（ＷＬ）／第１のビット線（ＢｉｔＬ）／第２のビット線（Ｂｉｔ＃Ｌ）／電源電圧線（ＶｄｄＬ）／接地電圧線（ＶｓｓＬ）に接続されるためのダマシン配線が形成されている。
【００３２】
具体的には、第１の活性層１１Ａの一端部（第１のドライバトランジスタ５のソース）を接地電圧線ＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ａと、第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のソース）を電源電圧線ＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｂと、第４の活性層１１Ｄの一端部（第２のアクセストランジスタ８のソース）を第２のビット線Ｂｉｔ＃Ｌへ導くダマシン配線１３Ｃと、ゲート電極配線１２Ｃの一端部（第１のアクセストランジスタ７のゲート電極）を第１のビット線ＢｉｔＬへ導くダマシン配線１３Ｄと、第１の活性層１１Ａの途中部（第１のアクセストランジスタ７のドレイン及び第１のドライバトランジスタ５のドレイン）と第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のドレイン）とゲート電極配線１２Ｄ（第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲート電極を繋げるゲート電極配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｅと、第４の活性層１１Ｄの途中部（第２のアクセストランジスタ８のドレイン及び第２のドライバトランジスタ６のドレイン）と第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のドレイン）とゲート電極配線１２Ａ（第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲート電極を繋げるゲート電極配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｆと、ゲート電極配線１２Ｂの一端部（第２のアクセストランジスタ８のゲート電極）を第２のビット線Ｂｉｔ＃Ｌへ導くダマシン配線１３Ｇと、第１の活性層１１Ａの一端部（第１のアクセストランジスタ７のソース）を第１のビット線ＢｉｔＬへ導くダマシン配線１３Ｈと、第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のソース）を電源電圧線ＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｉと、第４の活性層１１Ｄの一端部（第２のドライバトランジスタ６のソース）を接地電圧線ＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ｊとが形成されている。
【００３３】
略Ｌ字状のダマシン配線１３Ｅ及び１３Ｆは、それぞれ、図１に示すメモリセル１０におけるセルノードＮ１及びＮ２に対応するものであり、ダマシン配線１３Ｅは、第１のロードトランジスタ３における活性領域（すなわち第２の活性層１１Ｂ）と第１のドライバトランジスタ５における活性領域（すなわち第１の活性層１１Ａ）とを接続させ、第１のドライバトランジスタ５が構成されるＰウェル領域と第１のロードトランジスタ３が構成されるＮウェル領域とを掛け渡すように配設され、他方、ダマシン配線１３Ｆは、第２のロードトランジスタ４における活性領域（すなわち第３の活性層１１Ｃ）と第２のドライバトランジスタ６における活性領域（すなわち第４の活性層１１Ｄ）とを接続させ、第２のドライバトランジスタ６が構成されるＰウェル領域と上記第２のロードトランジスタ４が構成されるＮウェル領域とを掛け渡すように配設されている。
【００３４】
この実施の形態１では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９（図３参照）に形成されたコンタクトホール内にそれぞれ収まるＷビアコンタクト１４Ａ及び１４Ｂが設けられている。Ｗビアコンタクト１４Ａは、ダマシン配線１３Ｅ上で、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、他方、Ｗビアコンタクト１４Ｂは、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００３５】
なお、本発明に係るフルＣＭＯＳ型のメモリセルを備えたＳＲＡＭは、かかる配線構造を備えたメモリセルが複数配列されて構成されるものであるが、ダマシン配線１３Ｅ及び１３Ｆを除き、他のダマシン配線１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊは、隣接するメモリセル間で共有される。
【００３６】
続いて、図２の（ｂ）及び（ｃ）には、メモリセルの製造工程において、ソフトエラー対策用に、電荷容量が付加された状態を示す。具体的には、図２の（ｂ）から分かるように、メモリセルの平面方向において、ダマシン配線１３Ｅ，１３Ｆをそれぞれカバーするような矩形状の導電膜１５Ａ及び１５Ｂが設けられている。導電膜１５Ａ及び１５Ｂは、それぞれ、ダマシン配線１３Ｅ及び１３Ｆ上のＷビアコンタクト１４Ａ及び１４Ｂに接触する。
【００３７】
また、図２の（ｃ）から分かるように、導電膜１５Ａ及び１５Ｂの上側には、プレート状に形成された絶縁膜１６がこれら導電膜１５Ａ及び１５Ｂをかけ渡すように設けられ、更に、絶縁膜１６上には、絶縁膜１６とほぼ同じ形状をもつ導電膜１７が重ねられている。導電膜１７には、固定電位が供給される。メモリセルの平面方向において、導電膜１７とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００３８】
図３は、図２の（ｃ）におけるＩ−Ｉ線に沿った縦断面説明図である。図３において、符号２０は素子分離用酸化膜，符号２１はＣｏＳｉ２膜，符号２２，２５はＳｉＮからなるエッチングストッパ，符号２３，２６，２８は層間絶縁膜，符号２４はＷビアコンタクト，符号２７は１層金属配線，符号２９は接地電圧線（ＶｓｓＬ）をなす２層金属配線，符号３０Ａは第１のビット線（ＢｉｔＬ）をなす２層金属配線，符号３０Ｂは第２のビット線（Ｂｉｔ♯Ｌ）をなす２層金属配線，符号３１は電源電圧線（ＶｄｄＬ）をなす２層金属配線をあらわす。このフルＣＭＯＳ型のメモリセルは、基本的には、本願出願人により出願された特願２００２−３１２８８７号に開示されたメモリセルと同様の多層構造を有し、また、同様の製造フローを用いて製造される。ここでは、かかる多層構造及び製造フローについての詳細は省略する。
【００３９】
本実施の形態１では、上記のように、導電膜１５Ａ，１５Ｂ，絶縁膜１６及び導電膜１７を、ダマシン配線１３Ｅ及び１３Ｆ上に形成することにより、導電膜１５Ａ，１５Ｂと導電膜１７との間に電荷容量体が構成され、これによって、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４０】
続いて、本発明の他の実施の形態について説明する。なお、以下では、上記実施の形態１における場合と同じものには同一の符号を付し、それ以上の説明を省略する。
実施の形態２．
図４の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態２に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図５は、図４の（ｃ）におけるＩＩ−ＩＩ線に沿った縦断面説明図である。図４の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示すが、この実施の形態２では、セルノードＮ１を構成するダマシン配線１３Ｅ上にＷビアコンタクト１４Ａが設けられる一方、セルノードＮ２を構成するダマシン配線１３Ｆ上の酸化膜１９に形成されたコンタクトホール内に収まるＷビアコンタクト３３が設けられる。Ｗビアコンタクト３３は、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００４１】
続いて、図４の（ｂ）及び（ｃ）には、メモリセルの製造工程において、ソフトエラー対策用に、電荷容量が付加された状態を示す。上記実施の形態１における場合と同様に、メモリセルの平面方向において、ダマシン配線１３Ｅをカバーするような矩形状の導電膜１５Ａが設けられている。導電膜１５Ａは、ダマシン配線１３Ｆ上のＷビアコンタクト１４Ａに接触する。更に、この実施の形態２では、導電膜１５Ａの上側に、導電膜１５Ａとほぼ同じ形状をもつ絶縁膜３４が設けられている。
【００４２】
また、図４の（ｃ）から分かるように、絶縁膜３４及びダマシン配線１３Ｆの上側には、プレート状に形成された導電膜３５が、絶縁膜３４とダマシン配線１３Ｆ上のＷビアコンタクト３３に接触するように設けられている。導電膜３５には、固定電位が供給される。また、メモリセルの平面方向において、導電膜３５とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００４３】
図５から分かるように、Ｗビアコンタクト３３は、Ｗビアコンタクト１４Ａ，導電膜１５Ａ及び絶縁膜３４を重ねてなる高さに相当する高さを有し、ダマシン配線１３Ｆと導電膜３５とを接続する。
【００４４】
このように、実施の形態２では、導電膜１５Ａと導電膜３５との間の容量をセルノードＮ１及びセルノードＮ２をそれぞれ構成するダマシン配線１３Ｅ及び１３Ｆ間に接続させることにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４５】
実施の形態３．
図６の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態３に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図７は、図６の（ｃ）におけるＩＩＩ−ＩＩＩ線に沿った縦断面説明図である。図６の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態３では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９及び層間絶縁膜２６にコンタクトホールがそれぞれ形成され、各コンタクトホールの内壁に、導電膜３６Ａ及び３６Ｂが形成される。図７からよく分かるように、導電膜３６Ａ及び３６Ｂは、コンタクトホールの内壁とともに、その上端周縁にも形成され、また、コンタクトホール間の層間絶縁膜２６上で連続的にすなわち一体的に形成されている。導電膜３６Ａが形成されたコンタクトホールは、ダマシン配線１３Ｅ上で、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、他方、導電膜３６Ｂが形成されたコンタクトホールは、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００４６】
導電膜３６Ａ及び３６Ｂに続き、各コンタクトホールの内壁には、絶縁膜３７Ａ及び３７Ｂが形成される。これら絶縁膜３７Ａ及び３７Ｂは、導電膜３６Ａ及び３６Ｂとは異なり、コンタクトホール間の層間絶縁膜２６上には形成されず、一体的に形成されるものでない。
【００４７】
更に、図６の（ｃ）に示すように、ダマシン配線１３Ｅ，１３Ｆ及びコンタクトホールの上側には、それらをまとめてカバーするような導電膜３８が形成されている。この導電膜３８は、図７からよく分かるように、コンタクトホールの上端周縁に形成された導電膜３６Ａ及び３６Ｂに重なるものである。導電膜３８には、固定電位が供給される。メモリセルの平面方向において、導電膜３８とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００４８】
このように、実施の形態３では、導電膜３６Ａ，３６Ｂと導電膜３８とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４９】
実施の形態４．
図８の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態４に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図９は、図８の（ｃ）におけるＩＶ−ＩＶ線に沿った縦断面説明図である。図８の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態４では、ダマシン配線１３Ｅ，１３Ｆ上の酸化膜１９及び層間絶縁膜２６にコンタクトホールがそれぞれ形成され、ダマシン配線１３Ｅ上のコンタクトホールの内壁に、導電膜４１が形成される。ダマシン配線１３Ｅ上のコンタクトホールは、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、ダマシン配線１３Ｆ上のコンタクトホールは、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００５０】
また、図８の（ｂ）に示すように、導電膜４１に続き、ダマシン配線１３Ｅ上のコンタクトホールの内壁には、絶縁膜４２が形成される。また、ダマシン配線１３Ｆ上のコンタクトホールの内壁には、導電膜４３が形成される。
【００５１】
更に、図８の（ｃ）に示すように、両コンタクトホールの上側には、それらをまとめてカバーするような導電膜４４が形成されている。この導電膜４４は、図９からよく分かるように、各コンタクトホールの内壁に形成された導電膜４１及び絶縁膜４２の上端部と導電膜４３の上端部とに接触するものである。導電膜４４には、固定電位が供給される。メモリセルの平面方向において、導電膜４４とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００５２】
このように、実施の形態４では、導電膜４１，４３と導電膜４４とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００５３】
実施の形態５．
図１０の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態５に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図１１は、図１０の（ｃ）におけるＶ−Ｖ線に沿った縦断面説明図である。
図１０の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態５では、ダマシン配線１３Ｅ上の酸化膜１９及び層間絶縁膜２６に一対のコンタクトホールが形成され、また、ダマシン配線１３Ｆ上の酸化膜１９及び層間絶縁膜２６に一対のコンタクトホールが形成される。これらのコンタクトホールは、ロウ方向に配列されるものである。そして、ダマシン配線１３Ｅ上の各コンタクトホールの内壁には、それぞれ、導電膜４５Ａ，４５Ｂが形成され、他方、ダマシン配線１３Ｆ上の各コンタクトホールの内壁には、それぞれ、導電膜４５Ｃ，４５Ｄが形成される。
【００５４】
また、ダマシン配線１３Ｅ上の各コンタクトホールの内壁には、導電膜４５Ａ，４５Ｂに続き、絶縁膜４６Ａが形成され、他方、ダマシン配線１３Ｆ上の各コンタクトホールの内壁には、絶縁膜４６Ｂが形成される。ダマシン配線１３Ｅ及び１３Ｆ上の各コンタクトホールの内壁に形成された絶縁膜４６Ａ及び４６Ｂは、それぞれ、各コンタクトホール間の層間絶縁膜２６上で連続的にすなわち一体的に形成されている。
【００５５】
更に、図１０の（ｃ）に示すように、ダマシン配線１３Ｅ，１３Ｆ及び各コンタクトホールの上側には、それらをまとめてカバーするような導電膜４７が形成されている。この導電膜４７は、図１１からよく分かるように、各コンタクトホールの上端周縁に形成された絶縁膜４６Ａ及び４６Ｂの上端部に接触するものである。導電膜４７には、固定電位が供給される。メモリセルの平面方向において、導電膜４７とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００５６】
このように、実施の形態５では、導電膜４５Ａ，４５Ｂ，４５Ｃ，４５Ｄと導電膜４７とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００５７】
実施の形態６．
図１２の（ａ）及び（ｂ）は、それぞれ、本発明の実施の形態６に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図１３は、図１２の（ｂ）におけるＶＩ−ＶＩ線に沿った縦断面説明図である。
図１２の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態６では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９及び層間絶縁膜２６にそれぞれコンタクトホールが形成される。ダマシン配線１３Ｅ上のコンタクトホールは、第１のロードトランジスタ３と第１のドライバトランジスタ５との間で、第１のロートランジスタ３寄りに位置決めされ、他方、ダマシン配線１３Ｆ上のコンクリートホールは、第２のロードトランジスタ４と第２のドライバトランジスタ６との間で、第２のロードトランジスタ３寄りに位置決めされる。
【００５８】
ダマシン配線１３Ｅ及び１３Ｆ上の各コンタクトホール内には、それぞれ、絶縁膜４８Ａ，４８Ｂが形成される。その後、各コンタクトホール内には、絶縁膜４８Ａ，４８Ｂの上側で、それぞれ、導電体４９Ａ，４９Ｂが埋め込まれる。
【００５９】
このように、実施の形態６では、筒型のキャパシタを構成せず、導電体４９Ａ及び４９Ｂ間に容量が形成されることにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００６０】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
例えば、上記実施の形態１〜６における導電膜１７，３５，３８，４４，４７及び導電体４９Ａ，４９Ｂを、それぞれ、金属材料で形成することにより、キャパシタ部分の寄生抵抗を削減することができる。これによれば、高速動作が可能であり、より大きなソフトエラー耐性を備えたフルＣＭＯＳ型のメモリセルを実現することができる。また、上記実施の形態１，３及び５において、導電膜１７，３８，４７の固定電位をメモリセルに与えられるＶＤＤ電位の半分にすることにより、キャパシタにかけられる最大電圧をＶＤＤ電位の半分にすることができる。これによれば、ソフトエラー耐性を向上させ、キャパシタのリーク電流を抑制したフルＣＭＯＳ型のメモリセルを実現することが可能である。
【００６１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、半導体記憶装置を構成するフルＣＭＯＳ型メモリセルにおいて、セル面積の増大を抑制しつつ、セルノードに対する電荷容量の付加が可能であり、ソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】ソフトエラー対策用にセルノードに電荷容量が付加されるタイプの典型的なフルＣＭＯＳ型のメモリセルの回路図である。
【図２】（ａ）本発明の実施の形態１に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態１に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態１に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図３】図２の（ｃ）中のＩ―Ｉ線に沿った縦断面説明図である。
【図４】（ａ）本発明の実施の形態２に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態２に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態２に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図５】図４の（ｃ）中のＩＩ―ＩＩ線に沿った縦断面説明図である。
【図６】（ａ）本発明の実施の形態３に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態３に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態３に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図７】図６の（ｃ）中のＩＩＩ―ＩＩＩ線に沿った縦断面説明図である。
【図８】（ａ）本発明の実施の形態４に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態４に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態４に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図９】図８の（ｃ）中のＩＶ―ＩＶ線に沿った縦断面説明図である。
【図１０】（ａ）本発明の実施の形態５に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態５に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態５に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図１１】図１０の（ｃ）中のＶ―Ｖ線に沿った縦断面説明図である。
【図１２】（ａ）本発明の実施の形態１に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態１に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
【図１３】図１２の（ｃ）中のＶＩ―ＶＩ線に沿った縦断面説明図である。
【符号の説明】
１ 入力端子，２ 接地端子，３ 第１のロードトランジスタ，４ 第２のロードトランジスタ，５ 第１のドライバトランジスタ，６ 第２のドライバトランジスタ，７ 第１のアクセストランジスタ，８ 第２のアクセストランジスタ，９ 電荷容量体，１０ メモリセル，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ 活性層，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ ゲート電極配線，１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ，１３Ｆ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊ ダマシン配線，１４Ａ，１４Ｂ Ｗビアコンタクト，１５Ａ，１５Ｂ 導電膜，１６ 絶縁膜，１７ 導電膜。
Claims (11)
- アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、
上記各メモリセルが、
電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、
上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、
上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、
上記各第２の配線層と、上記ワード線又は上記第１及び第２のビット線を形成する配線層との間に、上記各第２の配線層上に設けられ該第２の配線層にそれぞれ接続される第３の配線層と、固定電位に接続され上記第３の配線層上に設けられた第４の配線層とを備えて、これら第３の配線層及び第４の配線層によって、各メモリセル内に互いに電気的に分離された２つのキャパシタが構成されていることを特徴とする半導体記憶装置。 - 上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記各第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記各第２の配線層より大きい面積を有し、上記キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されていることを特徴とする請求項１記載の半導体記憶装置。
- 上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されていることを特徴とする請求項１記載の半導体記憶装置。
- 上記第４の配線層に電源電圧の略半分の電位が供給されることを特徴とする請求項２記載の半導体記憶装置。
- アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、
上記各メモリセルが、
電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、
上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、
上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、
上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、第１のセルノードを形成する第２の配線層に接続される第３の配線層と、第２のセルノードを形成する第２の配線層に接続される第４の配線層とが設けられ、これら第３の配線層及び第４の配線層により各メモリセル内に１つのキャパシタが形成されていることを特徴とする半導体記憶装置。 - 上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記第１のセルノードを形成する第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記第２のセルノードを形成する第２の配線層より大きい面積を有し、該キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されることを特徴とする請求項５記載の半導体記憶装置。
- 上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されることを特徴とする請求項５記載の半導体記憶装置。
- 上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、上記第３の配線層及び第４の配線層が設けられ、第３の配線層と第４の配線層とで１つのメモリセル内に互いに電気的に分離された少なくとも４つのキャパシタが形成され、その少なくとも２つがが、第１のセルノードを形成する第２の配線層に接続されるとともに、その２つ以上の第３の配線層が、第２のセルノードを形成する第２の配線層に接続され、第４の配線層に固定電位が供給されることを特徴とする請求項５記載の半導体記憶装置。
- アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、
上記各メモリセルが、
電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、
上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、
上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、
上記第１及び第２のセルノードを構成する第２の配線層と、上記ワード線若しくはビット線を形成する配線層との間に、第３の配線層が設けられ、上記メモリセルの平面方向に対して略垂直方向に２つの電気的に分離された導電膜が形成され、それぞれが第１及び第２のセルノードを形成する第２の配線層に接続されていることを特徴とする半導体記憶装置。 - 上記第１及び第２のセルノードを形成する第２の配線層とワード線又はビット線を形成する配線層との間における、該第３の配線層及び第４の配線層が金属材料で形成されていることを特徴とする請求項１〜９のいずれか一に記載の半導体記憶装置。
- 上記メモリセルが横長型のメモリセルであることを特徴とする請求項１〜１０のいずれか一に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003162164A JP4579506B2 (ja) | 2003-06-06 | 2003-06-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003162164A JP4579506B2 (ja) | 2003-06-06 | 2003-06-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004363460A true JP2004363460A (ja) | 2004-12-24 |
| JP4579506B2 JP4579506B2 (ja) | 2010-11-10 |
Family
ID=34054389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003162164A Expired - Fee Related JP4579506B2 (ja) | 2003-06-06 | 2003-06-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4579506B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004208A (ja) * | 2006-06-23 | 2008-01-10 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の動作方法 |
| WO2009063542A1 (ja) * | 2007-11-12 | 2009-05-22 | Fujitsu Microelectronics Limited | 半導体装置 |
| JP2012203927A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216345A (ja) * | 1993-01-14 | 1994-08-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002289703A (ja) * | 2001-01-22 | 2002-10-04 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JP2003007978A (ja) * | 2001-06-18 | 2003-01-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
2003
- 2003-06-06 JP JP2003162164A patent/JP4579506B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216345A (ja) * | 1993-01-14 | 1994-08-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002289703A (ja) * | 2001-01-22 | 2002-10-04 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JP2003007978A (ja) * | 2001-06-18 | 2003-01-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004208A (ja) * | 2006-06-23 | 2008-01-10 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の動作方法 |
| WO2009063542A1 (ja) * | 2007-11-12 | 2009-05-22 | Fujitsu Microelectronics Limited | 半導体装置 |
| JP5182291B2 (ja) * | 2007-11-12 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US8816739B2 (en) | 2007-11-12 | 2014-08-26 | Fujitsu Semiconductor Limited | Semiconductor device |
| US9287857B2 (en) | 2007-11-12 | 2016-03-15 | Socionext Inc. | Semiconductor device |
| JP2012203927A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4579506B2 (ja) | 2010-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7064398B2 (en) | Semiconductor memory device | |
| US20110062523A1 (en) | Semiconductor memory device and production method thereof | |
| US8258621B2 (en) | Semiconductor device | |
| US7777263B2 (en) | Semiconductor integrated circuit device comprising SRAM and capacitors | |
| JP2002329798A (ja) | 半導体装置 | |
| JP2004013920A (ja) | 半導体記憶装置 | |
| US7411256B2 (en) | Semiconductor integrated circuit device capacitive node interconnect | |
| US6940106B2 (en) | Semiconductor device formed in semiconductor layer on insulating film | |
| JP2001035937A (ja) | 半導体記憶装置 | |
| US6781869B2 (en) | Semiconductor memory | |
| US5610856A (en) | Semiconductor integrated circuit device | |
| KR100377082B1 (ko) | 반도체 장치 | |
| JP2001358232A (ja) | 半導体記憶装置 | |
| JP4579506B2 (ja) | 半導体記憶装置 | |
| KR100261391B1 (ko) | 반도체 기억 장치 | |
| US6072714A (en) | Static memory cell with a pair of transfer MOS transistors, a pair of driver MOS transistors and a pair of load elements | |
| JP2002359299A (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP2001308204A (ja) | 半導体記憶装置 | |
| JP2001203278A (ja) | 半導体記憶装置 | |
| JP2005277170A (ja) | 強誘電体メモリ装置 | |
| JP2689940B2 (ja) | スタティック型メモリセル | |
| JP2002009175A (ja) | 半導体記憶装置 | |
| JP4029260B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP4029259B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JPH04250663A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060426 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080929 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100824 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100826 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |