JP2005277170A - 強誘電体メモリ装置 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 64
- 239000003990 capacitor Substances 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000004904 shortening Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 3
- 101001101476 Bacillus subtilis (strain 168) 50S ribosomal protein L21 Proteins 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
【解決手段】強誘電体メモリ装置は、第1ビット線BLと、前記第1ビット線に隣接して配設された第2ビット線/BLと、複数のメモリセルMCが第1端子と第2端子との間に直列に接続され且つ前記第1ビット線BLの延伸方向である第1方向に沿って夫々配設され、且つ前記第1端子がブロック選択トランジスタ3を介して前記第1ビット線BLに接続された第1メモリセルブロック5と、前記第1メモリセルブロック5と同一構成を有し、且つ前記第2ビット線/BLに接続された第2メモリセルブロック5と、前記第1メモリセルブロック5と第2メモリセルブロック5との間に配設され、且つ上部電極15とドレイン/ソース電極11とを接続する複数の第1コンタクト19とを含む。
【選択図】 図2
Description
AA−Mコンタクト19を追加することにより増える距離を“cd”とする。従来のように、同一メモリセルブロック内の上部電極間にAA−Mコンタクト19を配置した場合、1つのメモリセルMC当たりの占有面積Acは、次式のようになる。
これに対し、本実施形態の上記占有面積Acは、次式のようになる。
よって、式(1)の関係より、次式の関係が成り立つ。
したがって、同一メモリセルブロック内の上部電極間にAA−Mコンタクト19を配置した場合と比べて、本実施形態の上記占有面積を小さくすることができる。
Claims (5)
- 第1ビット線と、前記第1ビット線に隣接して配設された第2ビット線と、複数のメモリセルが第1端子と第2端子との間に直列に接続され且つ前記第1ビット線の延伸方向である第1方向に沿って夫々配設され、且つ前記第1端子がブロック選択トランジスタを介して前記第1ビット線に接続された第1メモリセルブロックと、前記第1メモリセルブロックと同一構成を有し、且つ前記第2ビット線に接続された第2メモリセルブロックとを具備し、
前記メモリセルは、ゲート、ソース及びドレイン電極を有するセルトランジスタと、上部電極、強誘電体膜及び下部電極を有し、且つ前記下部電極は前記ソース/ドレイン電極に接続され、且つ前記強誘電体膜は前記下部電極の上に設けられ、且つ前記上部電極は前記強誘電体膜の上に設けられ且つ前記ドレイン/ソース電極に接続された誘電体キャパシタとを有し、
前記第1メモリセルブロックと第2メモリセルブロックとの間に配設され、且つ前記上部電極と前記ドレイン/ソース電極とを接続する複数の第1コンタクトを具備することを特徴とする強誘電体メモリ装置。 - 同一メモリセルブロック内で一方に隣接する2つの強誘電体キャパシタの上部電極を接続する金属配線をさらに具備し、
前記第1コンタクトは、前記金属配線に接続され、且つ前記金属配線に対応して設けられることを特徴とする請求項1記載の強誘電体メモリ装置。 - 前記各第1コンタクトは、当該第1コンタクトが接続される一方の前記上部電極とこの上部電極に対して前記第1方向に沿って一方に隣接する上部電極との第1中間点と、前記上部電極とこの上部電極に対して前記第1方向に沿って他方に隣接する上部電極との第2中間点との間に配設されることを特徴とする請求項2記載の強誘電体メモリ装置。
- 前記第1メモリセルブロックに接続された前記金属配線と、前記第2メモリセルブロックに接続された前記金属配線とは、互いに向かい合う方向に突出し且つ隣り合うように形成されたオーバーハングを夫々有し、
前記第1コンタクトは、前記オーバーハングに接続されることを特徴とする請求項3記載の強誘電体メモリ装置。 - 前記下部電極は、同一メモリセルブロック内で前記他方に隣接する2つの強誘電体キャパシタで共有されることを特徴とする請求項3又は4記載の強誘電体メモリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089474A JP4068585B2 (ja) | 2004-03-25 | 2004-03-25 | 強誘電体メモリ装置 |
US10/883,736 US7193260B2 (en) | 2004-03-25 | 2004-07-06 | Ferroelectric memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089474A JP4068585B2 (ja) | 2004-03-25 | 2004-03-25 | 強誘電体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005277170A true JP2005277170A (ja) | 2005-10-06 |
JP4068585B2 JP4068585B2 (ja) | 2008-03-26 |
Family
ID=34988744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004089474A Expired - Fee Related JP4068585B2 (ja) | 2004-03-25 | 2004-03-25 | 強誘電体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7193260B2 (ja) |
JP (1) | JP4068585B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017518632A (ja) * | 2014-04-28 | 2017-07-06 | マイクロン テクノロジー, インク. | 強誘電体メモリ及びその形成方法 |
DE112020004664T5 (de) | 2019-09-30 | 2022-06-15 | Sony Group Corporation | Halbleiterelement, nichtflüchtige speichervorrichtung, multiplizieren-akkumulieren-operationsvorrichtung und verfahren zum herstellen eines halbleiterelements |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4653426B2 (ja) * | 2004-06-25 | 2011-03-16 | セイコーエプソン株式会社 | 半導体装置 |
JP5293184B2 (ja) | 2006-09-27 | 2013-09-18 | 富士通セミコンダクター株式会社 | キャパシタを有する半導体装置及びその製造方法 |
US7989919B2 (en) * | 2009-06-03 | 2011-08-02 | Infineon Technologies Ag | Capacitor arrangement and method for making same |
US10217794B2 (en) | 2017-05-24 | 2019-02-26 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with vertical capacitors and methods for producing the same |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3407204B2 (ja) * | 1992-07-23 | 2003-05-19 | オリンパス光学工業株式会社 | 強誘電体集積回路及びその製造方法 |
JP3504046B2 (ja) * | 1995-12-05 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP3766181B2 (ja) | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
JP2002094017A (ja) * | 2000-09-13 | 2002-03-29 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置製造用マスク |
-
2004
- 2004-03-25 JP JP2004089474A patent/JP4068585B2/ja not_active Expired - Fee Related
- 2004-07-06 US US10/883,736 patent/US7193260B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017518632A (ja) * | 2014-04-28 | 2017-07-06 | マイクロン テクノロジー, インク. | 強誘電体メモリ及びその形成方法 |
US10707220B2 (en) | 2014-04-28 | 2020-07-07 | Micron Technology, Inc. | Ferroelectric memory and methods of forming the same |
DE112020004664T5 (de) | 2019-09-30 | 2022-06-15 | Sony Group Corporation | Halbleiterelement, nichtflüchtige speichervorrichtung, multiplizieren-akkumulieren-operationsvorrichtung und verfahren zum herstellen eines halbleiterelements |
Also Published As
Publication number | Publication date |
---|---|
US7193260B2 (en) | 2007-03-20 |
US20050212019A1 (en) | 2005-09-29 |
JP4068585B2 (ja) | 2008-03-26 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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