JPS60254768A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60254768A JPS60254768A JP59111810A JP11181084A JPS60254768A JP S60254768 A JPS60254768 A JP S60254768A JP 59111810 A JP59111810 A JP 59111810A JP 11181084 A JP11181084 A JP 11181084A JP S60254768 A JPS60254768 A JP S60254768A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- substrate
- capacitor
- cells
- reference potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックランダムアクセスメモリセル（ｄ
−ＲＡＭ）に関する。ｄ −ＲＡＭセルはダブルポリ
シリコン型が主流だったが、高集積化に伴い、蓄積容量
が大きくとれるよシ進歩した形式のセルが要請されてい
る。
−ＲＡＭ）に関する。ｄ −ＲＡＭセルはダブルポリ
シリコン型が主流だったが、高集積化に伴い、蓄積容量
が大きくとれるよシ進歩した形式のセルが要請されてい
る。
第４図に示すのが、従来のピッ）ｉｌＪＢＬとワード線
ＷＬとを交叉させて交点にキャパシタＣと電界効果型ス
イッチングトランジスタＱを配したダイナミック型メモ
リセル構成である。トランジスタＱのゲートはＷＬに、
またソース又はドレイン電極の一方はＢＬに、且つまた
他方はキャノくシタＣの一方の電極に接続される。これ
に対して、本発明者は先に第５図のごときメモリセルを
提案した（特公昭５Ｂ −３２７８９号）。これは第５
図（＆）のごとくキャパシタＣとトランジスタＱの位置
関係を第４図と逆にすることを基本的な考え方とするも
のであり、これは第５図（ｂ）のごとく示すと明らかな
よウニ、キャパシタＣのプレートの一方を直接ビット線
にしてしまうことができる。そしてトランジスタＱのソ
ースまたはドレインは適当な基準電位線ＳＬに接続され
る。以上のように構成すると、ビット線とセルとのコン
タクトラ惠し、キャパシタ面積を大きくできる。キャパ
シタ面積はその構成によればダブルポリシリコン型の２
倍以上にすることが可能である。しかし、本質的にセル
サイズを小さくするとキャパシタ面積も小さくなるので
、メガビット以上の高集積メモリ用には更に工夫が必要
となる。セルサイズに関係なく所要キャパシタ電極面積
を得る方式として溝型キャパシタ（通称トレンチキャパ
シタ）がある（特公昭５ｇ −１２７３９号公報参照）
。これは半導体基板の主表面から基板内部へ向けて細孔
を形成し、該細孔の表面上に積層して絶縁膜および容量
電極を形成するものである。しかし、この溝型キャパシ
タを採用しても、セル間のアイソレーションや基準電位
線の配線に要する面積が高集積化をす＼める上で障害に
なってくる。例えば、従来は、分離領域（厚い酸化膜等
）によってセル間を分離し、またトランスファゲートに
よってセルと基準電位線をスイッチングし、更にセルに
基準電圧を与えるための拡散層による配線領域を必要と
しておシ、これらに要する面積が高集積化の障害であっ
た。
ＷＬとを交叉させて交点にキャパシタＣと電界効果型ス
イッチングトランジスタＱを配したダイナミック型メモ
リセル構成である。トランジスタＱのゲートはＷＬに、
またソース又はドレイン電極の一方はＢＬに、且つまた
他方はキャノくシタＣの一方の電極に接続される。これ
に対して、本発明者は先に第５図のごときメモリセルを
提案した（特公昭５Ｂ −３２７８９号）。これは第５
図（＆）のごとくキャパシタＣとトランジスタＱの位置
関係を第４図と逆にすることを基本的な考え方とするも
のであり、これは第５図（ｂ）のごとく示すと明らかな
よウニ、キャパシタＣのプレートの一方を直接ビット線
にしてしまうことができる。そしてトランジスタＱのソ
ースまたはドレインは適当な基準電位線ＳＬに接続され
る。以上のように構成すると、ビット線とセルとのコン
タクトラ惠し、キャパシタ面積を大きくできる。キャパ
シタ面積はその構成によればダブルポリシリコン型の２
倍以上にすることが可能である。しかし、本質的にセル
サイズを小さくするとキャパシタ面積も小さくなるので
、メガビット以上の高集積メモリ用には更に工夫が必要
となる。セルサイズに関係なく所要キャパシタ電極面積
を得る方式として溝型キャパシタ（通称トレンチキャパ
シタ）がある（特公昭５ｇ −１２７３９号公報参照）
。これは半導体基板の主表面から基板内部へ向けて細孔
を形成し、該細孔の表面上に積層して絶縁膜および容量
電極を形成するものである。しかし、この溝型キャパシ
タを採用しても、セル間のアイソレーションや基準電位
線の配線に要する面積が高集積化をす＼める上で障害に
なってくる。例えば、従来は、分離領域（厚い酸化膜等
）によってセル間を分離し、またトランスファゲートに
よってセルと基準電位線をスイッチングし、更にセルに
基準電圧を与えるための拡散層による配線領域を必要と
しておシ、これらに要する面積が高集積化の障害であっ
た。
本発明は、従来のセル間のアイソレーションに要する面
積を一部不要とし、また基準電位線の配線も事実上不要
とするもので、従来におけるセルの小型化の問題点を解
決し、セルを非常に小型化しようとするものである。
積を一部不要とし、また基準電位線の配線も事実上不要
とするもので、従来におけるセルの小型化の問題点を解
決し、セルを非常に小型化しようとするものである。
本発明においては、蓄積キャパシタに溝型キャパシタを
用いてセル面積に関係なく所要のキャパシタ電極面積を
得るとともに、メモリセルの接続自体を従来と変える。
用いてセル面積に関係なく所要のキャパシタ電極面積を
得るとともに、メモリセルの接続自体を従来と変える。
すなわち、セル間の分離領域、及びトランスファゲート
によってセルと基準電位Ｓをスイッチングし更にセルに
基準電圧を与えるための拡散層による配線領域とをすべ
て１つのトランジスタ（トランスファゲート）で代用す
るという着想によって、基準電位線の配線を事実上不要
とし、かつセル間のアイソレーションも不要とするもの
である。すなわち、トランスファゲート自体がセル間の
分離も行うように構成する。
によってセルと基準電位Ｓをスイッチングし更にセルに
基準電圧を与えるための拡散層による配線領域とをすべ
て１つのトランジスタ（トランスファゲート）で代用す
るという着想によって、基準電位線の配線を事実上不要
とし、かつセル間のアイソレーションも不要とするもの
である。すなわち、トランスファゲート自体がセル間の
分離も行うように構成する。
これによって、セルは非常に小型化することができる。
本発明のセルの基本的な構成・動作を説明するために、
第２図に等節回路を示している。図において、キャパシ
タＣの上側のプレートはビット線ＢＬになシ、下側のプ
レートはトランスファゲートＱに接続されている。そし
て、各トランス７アゲートＱのチャネルは共通に直列接
続されておシ、所定のセル毎にｎ＋拡散層母１！ （Ｖ
ｃｃ電位）７に接続され、また各トランスファゲートＱ
のゲート電極はワード線ＷＬに共通に接続される。その
結果、図示のＷＬが選択されておらないときは、各トラ
ンスファゲートＱはＯＦＦであシ、名・キャパシタＣは
互いにトランスファゲートＱで分離される。
第２図に等節回路を示している。図において、キャパシ
タＣの上側のプレートはビット線ＢＬになシ、下側のプ
レートはトランスファゲートＱに接続されている。そし
て、各トランス７アゲートＱのチャネルは共通に直列接
続されておシ、所定のセル毎にｎ＋拡散層母１！ （Ｖ
ｃｃ電位）７に接続され、また各トランスファゲートＱ
のゲート電極はワード線ＷＬに共通に接続される。その
結果、図示のＷＬが選択されておらないときは、各トラ
ンスファゲートＱはＯＦＦであシ、名・キャパシタＣは
互いにトランスファゲートＱで分離される。
図示のＷＬが選択されたとすると、各トランスファゲー
トＱが同時にターンＯＮとなｊ）、Ｖｃｃに接続されて
いるトランスフアゲ−）（１通じて全部のセルが共通の
電位ｖｃｃに接続されることになる。すなわち、各トラ
ンスファゲートのチャネルを通じて基準電位をセルに与
える配線ができる。
トＱが同時にターンＯＮとなｊ）、Ｖｃｃに接続されて
いるトランスフアゲ−）（１通じて全部のセルが共通の
電位ｖｃｃに接続されることになる。すなわち、各トラ
ンスファゲートのチャネルを通じて基準電位をセルに与
える配線ができる。
ただし、この基準電位を与える配線は、トランスファゲ
ートのチャネルを直列に接続して形成するので、抵抗が
高くなる欠点があシ、動作が遅くなるという問題が生ず
る。このため、適当なセル毎、例えば８〜１６セル毎に
基準電位を供給する母線７に接続せしめ、また母線７に
対して、アルミニウム配［＋、低いインピーダンスの配
ｆＲヲコンタクト轟ることによシ、キャパシタの電荷の
充放電パスを形成してやシ、動作速度の低下の欠点を解
決するものである。
ートのチャネルを直列に接続して形成するので、抵抗が
高くなる欠点があシ、動作が遅くなるという問題が生ず
る。このため、適当なセル毎、例えば８〜１６セル毎に
基準電位を供給する母線７に接続せしめ、また母線７に
対して、アルミニウム配［＋、低いインピーダンスの配
ｆＲヲコンタクト轟ることによシ、キャパシタの電荷の
充放電パスを形成してやシ、動作速度の低下の欠点を解
決するものである。
第１図に本発明の１実施例のセル構造を示し、図（Ａ）
はワード線ＷＬに沿った断面の構造、図（Ｂ）はビット
線ＢＬに沿った断面の構造である。図（Ａ）、ＣＢ）に
おいて、（ａ）が１ビツトのキャパシタでアシ、所謂溝
型キャパシタであって、半導体基板１の主表面から、基
板内部へ向けて形成された細孔２と、該細孔２の表面上
に積層して形成されている絶縁膜３および容量電極４か
らなる。そして基板１側の電極５は基板の導電形（この
場合はＰ形）と反対導電形のｎ＋形の導電影領域とする
。 この基板側電極５は拡散やイオン注入法で形成する
。４の容量電極は例えばポリシリコン層であシ、第１図
（Ａ）の紙面に垂直方向に走るビット線ＢＬと結合され
ている。そして、このビット線ＢＬに直交するように、
２層目配線、例えばポリシリコンのワード線ＷＬが走っ
ている。そして、このワードａＷＬをゲート電極とし、
キャパシタの基板側電極５のｎ＋領域６もしくは基準電
位を供給するｎ＋層の母線７をソース、ドレイン電極と
するトランジスタＱｌ、 Ｑ＊・・・が形成される。こ
の図（Ａ）の断面は、ちょうど第２図の等価回路に相当
する配置があられれておシ、トランジスタＱｘ、Ｑｓ・
・・、が各々のキャパシタｃ１．ｃｇ・・・を分離する
構成になっている。これに対して、図（Ｂ）は、図（Ａ
）のキャパシタ部分の垂直方向の断面をとったもので、
図（Ｂ）の断面の方向においては、従来と同様な厚い酸
化膜８による分離領域が形成される。第１図（Ａ）の９
はＡＡ’配線層であシ、各ロウ毎にｎ＋拡散層母線７に
コンタクトして低いインピーダンスで基準電位を供給す
るものである。第１図（ｅ）には本実施例のＷＬに沿っ
たよυ広い範囲を示している。
はワード線ＷＬに沿った断面の構造、図（Ｂ）はビット
線ＢＬに沿った断面の構造である。図（Ａ）、ＣＢ）に
おいて、（ａ）が１ビツトのキャパシタでアシ、所謂溝
型キャパシタであって、半導体基板１の主表面から、基
板内部へ向けて形成された細孔２と、該細孔２の表面上
に積層して形成されている絶縁膜３および容量電極４か
らなる。そして基板１側の電極５は基板の導電形（この
場合はＰ形）と反対導電形のｎ＋形の導電影領域とする
。 この基板側電極５は拡散やイオン注入法で形成する
。４の容量電極は例えばポリシリコン層であシ、第１図
（Ａ）の紙面に垂直方向に走るビット線ＢＬと結合され
ている。そして、このビット線ＢＬに直交するように、
２層目配線、例えばポリシリコンのワード線ＷＬが走っ
ている。そして、このワードａＷＬをゲート電極とし、
キャパシタの基板側電極５のｎ＋領域６もしくは基準電
位を供給するｎ＋層の母線７をソース、ドレイン電極と
するトランジスタＱｌ、 Ｑ＊・・・が形成される。こ
の図（Ａ）の断面は、ちょうど第２図の等価回路に相当
する配置があられれておシ、トランジスタＱｘ、Ｑｓ・
・・、が各々のキャパシタｃ１．ｃｇ・・・を分離する
構成になっている。これに対して、図（Ｂ）は、図（Ａ
）のキャパシタ部分の垂直方向の断面をとったもので、
図（Ｂ）の断面の方向においては、従来と同様な厚い酸
化膜８による分離領域が形成される。第１図（Ａ）の９
はＡＡ’配線層であシ、各ロウ毎にｎ＋拡散層母線７に
コンタクトして低いインピーダンスで基準電位を供給す
るものである。第１図（ｅ）には本実施例のＷＬに沿っ
たよυ広い範囲を示している。
以上のように本実施例によれば、蓄積キャパシタの面積
の絶対値は溝型キャパシタ（トレンチキャパシタ）を用
いて、セル寸法に関係なく必要量を得るもので、１セル
の面積はビット線方向にはトレンチキャパシタの寸法と
分離帯幅、ワード線方向にはトレンチキャパシタの寸法
とトランスファゲートの寸法だけというＩＴｒ＋ＩＣ方
式では最も小型なセルが出来上る。このセルは、ＷＬ（
！：ＢＬの交点に置かれたトレンチキャパシタ１つで構
成されるに等しく、現在考えられるセルの中で最も小型
でおる。そして、セルの集積限界の１つであるキャパシ
タ間のバンチスルーについても、セルの真中にキャパシ
タが来る構造であるから、パンチスルーの防止に有利で
ある。
の絶対値は溝型キャパシタ（トレンチキャパシタ）を用
いて、セル寸法に関係なく必要量を得るもので、１セル
の面積はビット線方向にはトレンチキャパシタの寸法と
分離帯幅、ワード線方向にはトレンチキャパシタの寸法
とトランスファゲートの寸法だけというＩＴｒ＋ＩＣ方
式では最も小型なセルが出来上る。このセルは、ＷＬ（
！：ＢＬの交点に置かれたトレンチキャパシタ１つで構
成されるに等しく、現在考えられるセルの中で最も小型
でおる。そして、セルの集積限界の１つであるキャパシ
タ間のバンチスルーについても、セルの真中にキャパシ
タが来る構造であるから、パンチスルーの防止に有利で
ある。
第２図に示した構造はオーブン・ビットライン・セルで
あシ、ビット線を分割センスし易い折返しビット線にす
るには少々冗長面積をとってしまう。しかし、これＬ本
発明のセルがＷＬとＢＬの交点だけでセルが出来ている
という本質的に最小寸法で全く無駄がない構造のためと
言うことができる。従来のセルでおシ返しビット線に出
来るということ、即ちあるセルに対するワード線とその
隣のセルに対するワード線の２本が１つのセル内に通せ
るということは、何らかの寸法的空きがセルにあるため
である。換言すれば、従来のセルはワード１ｗ２本とビ
ット線１本の交点上に置かれて゛いることになる。
あシ、ビット線を分割センスし易い折返しビット線にす
るには少々冗長面積をとってしまう。しかし、これＬ本
発明のセルがＷＬとＢＬの交点だけでセルが出来ている
という本質的に最小寸法で全く無駄がない構造のためと
言うことができる。従来のセルでおシ返しビット線に出
来るということ、即ちあるセルに対するワード線とその
隣のセルに対するワード線の２本が１つのセル内に通せ
るということは、何らかの寸法的空きがセルにあるため
である。換言すれば、従来のセルはワード１ｗ２本とビ
ット線１本の交点上に置かれて゛いることになる。
本発明のセルをおり返しビット線とするにはツインセル
（Ｔｗｉｎ Ｃｅ１ｌ ）方式をとると良い。第３図に
ツインセルとしたときのセル及びセンスアンプの接続例
を示す。ツインセル方式をとると、ダミーセル（センス
アンプのために１” Ｎｏ”の中間レベル発生〕は不用
となる。またツインセルのセル間を第３図破線で示すよ
うに離しておくと、一方のセルにソフトエラーが生じて
も、等測的セル出力が半分に減るだけで、決してメモリ
内容が破壊されないという大きな利点が生じる。
（Ｔｗｉｎ Ｃｅ１ｌ ）方式をとると良い。第３図に
ツインセルとしたときのセル及びセンスアンプの接続例
を示す。ツインセル方式をとると、ダミーセル（センス
アンプのために１” Ｎｏ”の中間レベル発生〕は不用
となる。またツインセルのセル間を第３図破線で示すよ
うに離しておくと、一方のセルにソフトエラーが生じて
も、等測的セル出力が半分に減るだけで、決してメモリ
内容が破壊されないという大きな利点が生じる。
本発明のセルの予想される限界のセル寸法は、プロセス
技術の発展に大きく依存するが、ＥＢ（エレクトロン・
ビーム）リソグラフィを部分的に使用する−ことによｊ
５．４ＭＢメモリの展望も十分可能である。
技術の発展に大きく依存するが、ＥＢ（エレクトロン・
ビーム）リソグラフィを部分的に使用する−ことによｊ
５．４ＭＢメモリの展望も十分可能である。
本発明によれば、事実上ＸＹの交点（ワード線トヒット
線の交点）上のコンタクトホール程度の寸法だけでセル
が出来るものであシ、現在考えられるセルの中で最も小
型化が可能である。そして、セルの集積限界のキャパシ
タ間のパンチスルーについても、セルの真中にキャパシ
タが来る関係上構造的に有利である。
線の交点）上のコンタクトホール程度の寸法だけでセル
が出来るものであシ、現在考えられるセルの中で最も小
型化が可能である。そして、セルの集積限界のキャパシ
タ間のパンチスルーについても、セルの真中にキャパシ
タが来る関係上構造的に有利である。
第１図は本発明の一実施例の断面図であ！０、（Ａ）は
ワード線方向、（Ｂ）はビット線方向のそれぞれ断面図
、（Ｃ）はワード線方向を広く示した断面図、第２図は
本発明の実施例の等価回路図、第３図は本発明を折返し
ビット線に適用した構成図、 第４図は従来のダイナミック型メモリセルの構成を示す
図、 第５図は従来の他のダイナミック型メモリセルの構成を
示す回路図。 （主な符号） １・・・半導体基板、２・・・細孔、３・・・絶縁膜、
４・・・容量電極、５・・・ｎ＋形の導電影領域（蓄積
電極領域）、６・・・（ソース、ドレインとなる）ｎ＋
領領域 ７・・・（基準電位を供給する）母線（ｎ＋拡
散層母線）、８・・・厚い酸化膜（分離領域）、９・・
・Ａ７配線層。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部 （外１名） 第 ２ 図 １３ 図 第５図 第 ４ 図
ワード線方向、（Ｂ）はビット線方向のそれぞれ断面図
、（Ｃ）はワード線方向を広く示した断面図、第２図は
本発明の実施例の等価回路図、第３図は本発明を折返し
ビット線に適用した構成図、 第４図は従来のダイナミック型メモリセルの構成を示す
図、 第５図は従来の他のダイナミック型メモリセルの構成を
示す回路図。 （主な符号） １・・・半導体基板、２・・・細孔、３・・・絶縁膜、
４・・・容量電極、５・・・ｎ＋形の導電影領域（蓄積
電極領域）、６・・・（ソース、ドレインとなる）ｎ＋
領領域 ７・・・（基準電位を供給する）母線（ｎ＋拡
散層母線）、８・・・厚い酸化膜（分離領域）、９・・
・Ａ７配線層。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部 （外１名） 第 ２ 図 １３ 図 第５図 第 ４ 図
Claims (2)
- （１） ＭＩＳキャパシタを情報記憶素子とする半導体
記憶装置において、−導電形半導体基板の表面から基板
内に堀込まれ、かつ基板側に基板と逆導電形の蓄積電極
領域が備えられ、該蓄積電極領域紘隣接セル間を離間す
るＭｉｓ ）ランジスタのソース、ドレイン電極の一部
となっていることを特徴とする半導体記憶装置。 - （２） ＭＩＳキャパシタを情報記憶素子とする半導体
記憶装置において、−導電形半導体基板の表面から基板
内に堀込まれ、かつ堀込まれた溝側面に基板と逆導電形
の蓄積電極領域が備えられ、該蓄積電極領域は隣接セル
間を離間するＭＩ８ ）ランジスタのソース、ドレイン
電極の一部となっておシ、さらに半導体基板側電極であ
る前記蓄積電極領域に対する対向電極をビット線に結合
しておシ、ワード線はビット線に直交して各メモリセル
の前記蓄積電極領域をソース、ドレインの一部とするＭ
Ｉｓ ）ランジスタのゲート又はゲートに接続される配
線であシ、さらに複数のセル毎に基準電位配線が配置さ
れ、同一ワード線上のすべての前記蓄積電極領域は該ワ
ード線が選択される際、前記ＭＩ８トランジスタのチャ
ネルを通じて前記基準電位配線に接続されるように構成
されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111810A JPS60254768A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111810A JPS60254768A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254768A true JPS60254768A (ja) | 1985-12-16 |
Family
ID=14570724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111810A Pending JPS60254768A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254768A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182465A (ja) * | 1984-07-03 | 1986-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | ダイナミック・メモリ・セルの製造法 |
| JPS63127565A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| JP2009200508A (ja) * | 2002-12-27 | 2009-09-03 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
-
1984
- 1984-05-31 JP JP59111810A patent/JPS60254768A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182465A (ja) * | 1984-07-03 | 1986-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | ダイナミック・メモリ・セルの製造法 |
| JPS63127565A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| JP2009200508A (ja) * | 2002-12-27 | 2009-09-03 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
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