JPH02101769A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、半導体記憶装置に関し、特に高集積化、高
密度化に適した積層構造のキャパシタを有する半導体記
憶装置に関するものである。

［従来の技術］ この発明はスタックド・キャパシタ構造のメモリセルを
有するダイナミック型ランダム・アクセス会メモリ（以
下、ＤＲＡＭと称する。）に適用されたとき、最も好ま
しい効果が得られるので、以下、スタックド・キャパシ
タ構造のメモリセルを有するＤＲＡＭについて説明する
。Ｄ　ＲＡ　Ｍは、既によく知られている。第３図はそ
のような従来のＤＲＡＭの全体構成の一例を示すブロッ
ク図である。

第３図を参照して、ＤＲＡＭは、記憶部分である複数の
メモリセルを含むメモリセルアレイ１００と、そのアド
レスを選択するアドレスバッファに接続された行デコー
ダ２００、列デコーダ３００と、入出力回路に接続され
たセンスアンプを含む入出力インターフェイス部とを備
える。記憶部分である複数のメモリセルは、複数行、複
数列からなるマトリックス状に設けられている。各メモ
リセルは、行デコーダ２００に接続された対応のワード
線と、列デコーダ３００に接続された対応のビット線に
接続され、それによってメモリセルアレイ１００を構成
している。外部から与えられる行アドレス信号と列アド
レス信号とを受けて、行デコーダ２００と列デコーダ３
００により選択された各１本のワード線とビット線によ
ってメモリセルが選択される。選択されたメモリセルに
データが書込まれたり、あるいはそのメモリセルに蓄え
られていたデータが読出されたりする。このデータの読
出／！込の指示は制御回路に与えられる読出／書込制御
信号によって行なわれる。

データはＮ（−ｎＸｍ）ビットのメモリセルアレイ１０
０に蓄積される。読出／書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ２００による特定のワード線
の選択（０本のワード線のうち、１本のワード線の選択
）によってｒｎビットのメモリセルがビット線を介して
センスアンプに結合される。次に、列デコーダ３００に
よる特定のビット線の選択（ｍ本のビット線のうち、１
本のビット線の選択）によって、その中の１個のセンス
アンプが入出力回路に結合され、制御回路の指令に従っ
て読出あるいは書込が行なわれる。

第４図はメモリセルの書込／読出動作を説明するために
示されたＤＲＡＭの１つのメモリセル３０の等価回路図
である。この図によれば、１つのメモリセル３０は１組
の電界効果型トランジスタＱとキャパシタＣｓとからな
る。電界効果型トランジスタＱのゲート電極はワード線
４０に接続され、一方のソース／ドレイン電極はキャパ
シタＣ８の一方の電極につながれ、他方のソース／ドレ
イン電極はビット線５０に接続されている。データの書
込時には、ワード線４０に所定の電圧が印加されること
によって電界効果型トランジスタＱが導通するので、ビ
ット線５０に印加された電荷がキャパシタＣｓに蓄えら
れる。一方、データの読出時には、ワード線４０に所定
の電圧が印加されることによって電界効果型トランジス
タＱが導通するので、キャパシタＣｓに蓄えられていた
電荷がビット線５０を介して取出される。

第５図は折返しビット線構成のＤＲＡＭのメモリセルア
レイ部の平面配置を示す部分平面図である。第５図には
４つのメモリセルが示されており、各メモリセルは、隣
接メモリセルと分離された動作領域Ａｌ、Ａ２．Ａ３．
Ａ４に形成された、１組の電界効果型トランジスタＱｌ
、　Ｑ２．　Ｑ３゜Ｑ４とキャパシタＣｓｌ、Ｃｓ２．
Ｃｓ３．Ｃｓ４とから構成される。各トランジスタＱｌ
、Ｑ２゜Ｑ３．Ｑ４を構成するゲート電極は各メモリセ
ルに対応するワード線４０の一部によって構成されてい
る。ワード線４０の上にはこのワード線４０と絶縁され
、かつ直交するようにビット線５０が形成されている。

ビット線５０はコンタクト孔Ｃ１、Ｃ２，Ｃ３を介して
メモリセルに接続されている。第５図のＶ［−Ｖｌ線に
おける断面は第６図に示されている。以下、従来のスタ
ックド・キャパシタを有するＤＲＡＭ、たとえば、特開
昭６３−４４７５６号公報に開示されたＤ　ＲＡ　Ｍの
構造について説明する。

第６図を参照して、Ｐ型のシリコン基板１の主表面には
、間隔を隔てて、各メモリセルを分離するための分離酸
化＠２が形成されている。この分離酸化膜２によって囲
まれた領域には、電界効果型トランジスタとキャパシタ
とからなるメモリセルが形成されている。電界効果型ト
ランジスタは、ワード線と兼用されるトランスファゲー
ト４０と、一方のソース／ドレイン領域となるべき低濃
度Ｎ型不純物拡散領域６ａ、高濃度Ｎ型不純物拡散領域
８ａと、他方のソース／ドレイン領域となるべき低濃度
Ｎ型不純物拡散領域６ｂ、高濃度Ｎ型不純物拡散領域８
ｂとから構成される。トランスファゲート４０は、シリ
コン基板１の上にトランスファゲート酸化膜３を介して
形成されており、その両側壁には側壁絶縁膜７が形成さ
れている。また、ソース／ドレイン領域となるべき領域
は、それぞれ、低濃度Ｎ型不純物拡散領域６ａ、６ｂと
高濃度Ｎ型不純物拡散領域８ａ、８ｂとからなるＬＤＤ
構造を有している。このようにして、Ｎチャネル型ＭＯ
Ｓ）ランジスタが形成されている。

このＮチャネル型ＭＯＳ）ランジスタに接続するように
キャパシタが形成されている。キャパシタは、一方のソ
ース／ドレイン領域となるべきＮ型不純物拡散領域６ａ
、８ａに接続するように形成されたストレージノード９
と、ストレージノード９の上に形成されたキャパシタゲ
ート酸化膜１０と、キャパシタゲート酸化膜１０を介し
てストレージノードつと対向するように形成されたセル
プレート１１とから構成される。このようにして、スタ
ックド・キャパシタが形成されている。

さらに、シリコン基板１の全面上には酸化膜等からなる
層間絶縁膜１２が形成されている。この層間絶縁膜１２
には、Ｎチャネル型ＭＯＳ）ランジスタのキャパシタに
接続されない他方のＮ型不純物拡散領域６ｂ、８ｂの部
分が露出するように、コンタクト孔１３が設けられてい
る。このコンタクト孔１３を介して電気的に接続するよ
うに、アルミニウム層等からなるビット線５０が形成さ
れている。

以上のように構成される従来のスタックド・キャパシタ
を有するＤＲＡＭの製造方法について説明する。第７Ａ
図〜第７Ｇ図は第６図に示された断面を工程順に示した
ものである。

まず、第７Ａ図を参照して、Ｐ型シリコン基板（または
Ｐ型ウェル層）１上に、選択的に熱酸化が施されること
によって、各メモリセルを分離するための分離酸化膜２
が形成される。

次に、第７Ｂ図を参照して、熱酸化等の方法により、ト
ランスファゲート酸化膜３が形成される。

このトランスファゲート酸化膜３の上には、化学的気相
薄膜成長法等により、トランスファゲートとなる多結晶
シリコン膜、シリコン酸化膜が堆積される。これらの膜
を、フォトリソグラフィ技術およびエツチング技術を用
いて、選択的に除去することにより、トランスファゲー
ト４０および絶縁酸化膜５が形成される。

さらに、第７Ｃ図を参照して、厚い分離酸化膜２および
トランスファゲート４０をマスクとして、低濃度のＮ型
不純物イオンが注入されることによって、ソース／ドレ
イン領域となるべき低濃度Ｎ型不純物拡散領域６ａ、６
ｂが形成される。

第７Ｄ図に示すように、全面上に化学的気相薄膜成長法
等によってシリコン酸化膜が堆積された後、異方性エツ
チングが施されることによってトランスファゲート４０
の両側壁に側壁絶縁膜７が形成される。この側壁絶縁膜
７をマスクの一部として、高濃度のＮ型不純物イオンが
注入されることによって、ソース／ドレイン領域となる
べき高濃度Ｎ型不純物拡散領域８ａ、８ｂが形成される
。

このようにして、ソース／ドレイン領域となるべき領域
は、低濃度Ｎ型不純物拡散領域６ａ、６ｂと高濃度Ｎ型
不純物拡散領域８ａ、８ｂとからなるＬＤＤ構造を有す
るように形成される。

第７Ｅ図を参照して、全面上に化学的気相薄膜成長法等
によって多結晶シリコン膜が堆積される。

この多結晶シリコン膜がフォトリソグラフィ技術および
エツチング技術によって選択的に除去されることにより
、一方のソース／ドレイン領域となるべきＮ型不純物拡
散領域６ａ、８ａｌ：：接触するようにストレージノー
ド９が形成される。

：ｉ７Ｆ図を参照して、熱酸化法等によりストレージノ
ード９を被覆するように薄いキャパシタゲート酸化膜１
０が形成される。さらに、全面上に化学的気相薄膜成長
法等により多結晶シリコン膜が堆積される。この多結晶
シリコン膜はフォトリソグラフィ技術およびエツチング
技術によって選択的に除去されることにより、キャパシ
タゲート酸化膜１０を覆うようにセルプレート１１が形
成される。

最後に、第７Ｇ図を参照して、全面上に化学的気相薄膜
成長法等によって酸化膜等からなる層間絶縁膜１２が堆
積される。この層間絶縁膜１２には、フォトリソグラフ
ィ技術およびエツチング技術によってコンタクト孔１３
が開孔される。このコンタクト孔１３は、他方のソース
／ドレイン領域となるべきＮ型不純物拡散領域６ｂ、８
ｂの表面に達するように設けられる。そして、全面上に
多結晶シリコン膜、ポリサイド膜、あるいはアルミニウ
ム膜からなる導電膜が堆積された後、フォトリソグラフ
ィ技術およびエツチング技術により、この膜が選択的に
除去されることによってビット線５０が形成される。

このようにして、従来のスタックド・キャパシタ構造の
メモリセルを有するＤＲＡＭが形成される。

［発明が解決しようとする課ｍ］ 従来のスタックド・キャパシタ構造のメモリセルを有す
るＤ　ＲＡ　Ｍにおいては、ストレージノード９とセル
プレート１１とがキャパシタゲート酸化膜１０を介して
対向する面積によってキャパシタ容量が決定される。こ
の対向する面積は、キャパシタ自体が半導体基板を占イ
ｊする平面的ｌ五面積によって制限される。そのため、
メモリセルの高密度化・高集積化が進むに伴ない、キャ
パシタ領域の平面的な面積が益々小さくなるにつれて、
キャパシタの容量が不足するという問題点があった。

そこで、この発明は、上記のような問題点を解消するた
めになされたもので、限られたキャパシタ領域の平面的
な面積の範囲内においてキャパシタの容量を大きくする
ことが可能な半導体記憶装置を提供することを目的とす
る。

［課題を解決するための手段］ この発明に従った半導体記憶装置は、半導体基板と、第
２導電型の不純物領域と、第１の導電体層と、第２の導
電体層と、第３の導電体層とを備えている。半導体基板
は主表面を有する第１導電型である。第２導電型の不純
物領域は、半導体基板の主表面に形成されている。第１
の導電体層は、半導体基板の上に絶縁されて形成され、
かつ、不純物領域に電気的に接続するように形成されて
いる。第２の導電体層は、第１の導電体層の上に第１の
絶縁膜を介して対向するように形成されている。第３の
導電体層は、第２の導電体層の上に第２の絶縁膜を介し
て対向するように形成されている。第１の導電体層と第
３の導電体層とは電気的に接続されている。少なくとも
、第１、第２および第３の導電体層と、第１および第２
の絶縁膜とによって電荷蓄積のための容量部分が形成さ
れている。

［作用］ この発明においては、第１の導電体層と第２の導電体層
とが第２の絶縁膜を介して対向しており、第２の導電体
層と第３の導電体層とが第２の絶縁膜を介して対向して
いる。また、第１の導電体層と第３の導電体層とは電気
的に接続されている。

そのため、少なくとも、第１、第２および第３の導電体
層が積重ねられることによって、容量部分が形成されて
いるので、容量部分が占める平面的な面積を増大するこ
となく、実効的な容量部分の占める面積を増加させるこ
とができる。したがって、限られた容量部分の平面的な
面積の範囲内で容量を増加させることが可能になる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図はこの発明に従った半導体記憶装置の一例、たと
えば、スタックド・キャパシタ構造のメモリセルを白゛
するＤＲＡＭの断面構造を示す部分断面図である。第１
図を参照して、この発明に従った半導体記憶装置の構造
について説明する。

Ｐ型シリコン基板１の主表面上には、各メモリセルを分
離するために選択的に間隔を隔てて分離酸化［２が形成
されている。分離酸化膜２に囲まれた領域には、各メモ
リセルが形成されている。

各メモリセルは、Ｎチャネル型ＭＯＳ）ランジスタとキ
ャパシタとから構成される。

Ｎチャネル型ＭＯＳ）ランジスタは、トランスファゲー
ト酸化膜３を介してシリコン基板１の上に形成されたワ
ード線と兼用のトランスファゲート４０と、一方のソー
ス／ドレイン領域となるべきＮ型不純物拡散鎮域６ａ、
８ａと、他方のソース／ドレイン領域となるべきＮ型不
純物拡散領域６ｂ、８ｂとから構成される。トランスフ
ァゲート４０の両側壁には、側壁絶縁膜７が形成されて
いる。ソース／ドレイン領域となるべきＮ型不純物拡散
領域は、低濃度Ｎ型不純物拡散領域６ａ。

６ｂと高４度Ｎ型不純物拡散領域８ａ、８ｂとから構成
されるＬＤＤ構造を有する。このようにして、Ｎチャネ
ル型ＭＯＳ）ランジスタが構成されている。

一方、Ｎチャネル型ＭＯＳ）ランジスタに接続するよう
にキャパシタが形成されている。キャパシタは、一方の
ソース／ドレイン領域となるべきＮ型不純物拡散領域６
ａ、８ａに接続するように、かつ、トランスファゲート
４０の上に絶縁酸化膜５を介して延びるように形成され
た第１のストレージノード１５と、第１のキャパシタゲ
ート酸化膜１６と、セルプレート１７と、第２のキャパ
シタゲート酸化膜１８と、第１のストレージノード１５
に電気的に接続するように形成された第２のストレージ
ノード１９とから構成される。セルプレート１７は、第
１のストレージノード１５と第２のストレージノード１
つとの間に、それぞれ第１のキャパシタゲート酸化膜１
６、第２のキャパシタゲート酸化膜１８を介して介在す
るように形成されている。すなわち、第１および第２の
ストレージノード１５．１９とセルプレート１７とが、
第１および第２のキャパシタゲート酸化膜１６゜１８を
介して積重ねられた積層構造を有している。

この実施例では、第２のストレージノード１９の平面形
状は、第１のストレージノード１５の平面形状と実質的
に同じ形状にされている。このように・１シ而形状を同
じにすることにより、隣接したメモリセルのストレージ
ノードとの容量結合による悪影響を受けず、最大限の実
効的な車面における面積が得られる。また、第１のスト
レージノード１５と第２のストレージノード１つとの電
気的接続は、トランスファゲート４０の上方において、
他方のソース／ドレイン領域６ｂ、Ｒｂ側で行なわれる
。このことは、セルプレート１７がすべてのメモリセル
のセルプレートと一体に構成される構造において、ビッ
ト線の接続のために除去されるセルプレート１７の端面
を利用することができ、製造工程の煩雑化を招かない。

このようにして、スタックド・キャパシタは、従来と同
一のキャパシタ領域のｑＺ面的な面積の範囲内で、スト
レージノードとセルプレートとが対向する面積が大きく
なるように形成されている。

それによって、限られたキャパシタ領域の平面的な面積
の範囲内でキャパシタ容量の増大が図られている。しか
も、この実施例のように、第１のストレージノード１５
と第：２のストレージノード１９との平面形状を実質的
に同じにすると、第１と第２のストレージノード１５．
１９の形成に際して用いられる露光用マスクを兼用する
ことができ、さらに、セルプレート１７の形成も従来と
同様に形成できるため、従来の製造工程に比べて複雑な
製造工程を要しない。

さらに、全面上に酸化膜等からなる層間絶縁膜２０が堆
積されている。この層間絶縁膜２ｏには、Ｎチャネル型
ＭＯＳ）ランジスタの他方のソース／ドレイン領域とな
るべきＮ型不純物拡散領域６ｂ、８ｂの表面に達するよ
うに、コンタクト孔２１が設けられている。このコンタ
クト孔２１を介してＮ型不純物拡散領域６ｂ、８ｂに電
気的に接触するようにビット線５０が設けられている。

以上のように構成されるスタックド・キャパシタ構造の
メモリセルをイｆするＤ　ＲＡ　Ｍの製造ｈ゛法を説明
する。第２Ａ図〜第２１図はその製造方法を工程順に示
す部分断面図である。

まず、第２Ａ図〜第２Ｄ図に示される製造工程は、従来
のスタックド・キャパシタ構造のメモリセルを有するＤ
ＲＡＭの製造工程、すなわち、第７Ａ図〜第７Ｄ図に示
される製造工程と同様であるのでその説明を省略する。

次に、第２Ｅ図を参照して、全面上に化学的気相薄膜成
長法等によって多結晶シリコン膜が堆積される。この多
結晶シリコン膜はフ４・トリソグラフィ技術およびエツ
チング技術によって選択的に除去されることにより、第
１のストレージノード１５がＮ型不純物拡散領域６ａ、
８ａに接触するように形成される。

第２Ｆ図に示すように、熱酸化法等によっ′Ｃ第１のス
トレージノード１５を被護するように第１のキャパシタ
ゲート酸化膜１６が形成される。全面上に化学的気相薄
膜成長法等によって多結晶シリコン膜力情１積された後
、フォトリソグラフィ技術およびエツチング技術によっ
てこの多結晶シリコン膜が選択的に除去されることによ
り、第１のキャパシタゲート酸化膜１６の上にセルプレ
ート１７が形成される。ただし、このセルプレート１７
は、他方のソース／ドレイン領域６ｂ、８ｂ側の端部が
、第１のストレージノード１５の同じ側の端部より、一
方のソース／ドレイン領域６ａ。

８ａ側に位置している。

さらに、第２Ｇ図を参照して、熱酸化法等によってセル
プレート１７を被覆するように第２のキャパシタゲート
酸化膜１８が形成される。

第２Ｈ図に示すように、第１のストレージノード１５と
、後工程で形成される第２のストレージノードとを電気
的に接続するために、その接続部に該当する第１のキャ
パシタゲート酸化膜１６の一部分、すなわち、第１のス
トレージノード１５の一方の端部を被覆している酸化膜
が、フォトリソグラフィ技術およびエツチング技術によ
って選択的に除去される。これによって、第１のストレ
ージノード１５の一方の端部が露出される。

第２！図に示すように、全面上に多結晶シリコン膜が堆
積された後、フォトリソグラフィ技術およびエツチング
技術により選択的に除去されることによって、露出され
た第１のストレージノード１５の一方の端部において電
気的に接続するように第２のストレージノード１つが形
成される。このとき、第１のストレージノード１５の形
成に用いた露光用マスクを兼用してもよい。

最後に、第２１図に示すように、全面上に酸化膜等から
なる層間絶縁膜２０が堆積された後、フォトリソグラフ
ィ技術およびエツチング技術によって、Ｎ型不純物拡散
領域６ｂ、８ｂの表面に達するようにコンタクト孔２１
が開孔される。また、全面上に多結晶シリコン膜、ポリ
サイド膜あるいはアルミニウム膜からなる導電膜が堆積
された後、フォトリソグラフィ技術およびエツチング技
術によってその膜が選択的に除去されることにより、ビ
ット線５０が形成される。

このようにして、高密度化・高集積化に適した、キャパ
シタ容量の増大を図ることが可能なスタックド・キャパ
シタを有するＤＲＡＭが製造され得る。

なお、上記実施例では、２層のキャパシタゲート酸化膜
、第１のストレージノードと第２のストレージノードと
セルプレートとからなる３層のキャパシタ電極を備えて
いるが、それ以上の層からなる０層のキャパシタゲート
酸化Ｍ、（ｎ＋１）層のキャパシタ電極を備えた構造も
同様の製造方法で製造され得る。層の数が多いほど、キ
ャパシタの実効的な面積を広くすることができるため、
さらにキャパシタ容量を増大することができる。

［発明の効果］ 以上のように、この発明によればスタックド・キャパシ
タ構造が、少なくとも２層の絶縁膜と３層の導電体層と
から構成されるので、平面的なキャパシタの占める面積
を大きくすることなく、実効的なキャパシタ面積を大き
くすることが可能になる。したがって、限られたキャパ
シタ領域の平面的な面積の範囲内でキャパシタ容量を増
大することが可能になる。

【図面の簡単な説明】

第１図はこの発明に従った半導体記憶装置の一実施例を
示す部分断面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図、第２Ｈ図、第２夏図、第２１図は
この発明に従った半導体記憶装置の製造方法の一実施例
を工程順に示す部分断面図で、ある。 第３図は従来のＤＲＡＭの全体構成を示すブロック図で
ある。 第４因は第３図に示されたＤＲＡＭの１つのメモリセル
に対応する等価回路図である。 第５図は従来のＤＲＡＭのメモリセル形成領域を示す部
分平面図である。 第６図は従来の半導体記憶装置の断面構造を示す部分断
面図である。 第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図、第７Ｅ図、
第７Ｆ図、第７Ｇ図は従来の半導体記憶装置の製造方法
を工程順に示す部分断面図である。 図において、１はシリコン基板、６ａ、６ｂは低濃度Ｎ
型不純物拡散領域、８ａ、８ｂは高濃度Ｎ型不純物拡散
領域、１５は第１のストレージノード、１６は第１のキ
ャパシタゲート酸化膜、１７はセルプレート、１８は第
２のキャパシタゲート酸化膜、１つは第２のストレージ
ノードである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 主表面を有する第１導電型の半導体基板と、前記半導体
   基板の主表面に形成された第２導電型の不純物領域と、 前記半導体基板の上に絶縁されて形成され、かつ、前記
   不純物領域に電気的に接続するように形成された第１の
   導電体層と、 前記第１の導電体層の上に第１の絶縁膜を介して対向す
   るように形成された第２の導電体層と、前記第２の導電
   体層の上に第２の絶縁膜を介して対向するように形成さ
   れた第３の導電体層とを備え、 前記第１の導電体層と前記第３の導電体層とは電気的に
   接続されており、少なくとも前記第１、第２および第３
   の導電体層と、前記第１および第２の絶縁膜とによって
   電荷蓄積のための容量部分が形成されている、半導体記
   憶装置。