JPH0267758A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体記憶装置に関し、特にＭＩＳ　（Ｍ
ｅｔａｌ　Ｉｎ５ｕｌａｔｏｒ　Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）型トランジスとキャパシタとからなる記憶素子
の高集積化が図れる半導体記憶装置の構造に関するもの
である。

（従来の技術） 第１１図は一般のＲＡ　Ｍ　（Ｒａｎｄｏｍ　八ｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）の構成を示すブロック図である。

次にこのＲＡＭについて説明する。

メモリアレイ４１には複数のワード線および複数のビッ
ト線が互いに交差するように配置されており、それらの
ワード線とビット線との各交点にはメモリセルが設けら
れている。メモリセルの選択は、Ｘアドレスバッファデ
コーダ４２によって選択された１つのワード線と、Ｙア
ドレスバッファデコーダ４３によって選択された１つの
ビット線との交点をもとに行われる。このようにして選
択されたメモリセルにはデータが書込まれたり、あるい
はそのメモリセルに蓄えられたデータが読出されたりす
るが、このデータの書込／読出の指示はＲ／Ｗ制御回路
４４に与えられる読出／書込制御信号（Ｒ／Ｗ）によっ
て行われる。データの書込時には入力データ（Ｄｆｎ）
がＲ／Ｗ制御回路４４を介して選択されたメモリセルに
人力される。

一方、データの読出時には選択されたメモリセルに蓄え
られているデータがセンスアンプ４５によって検出され
た後、増幅され、データ出力バッファ４６を介して出力
データ（Ｄｏｕｔ）として外部へ出力される。

第１２図はメモリセルの書込／読出動作を説明するため
に示されたダイナミック型メモリセルの等価回路図であ
る。

このダイナミック型メモリセルは、１個の電界効果トラ
ンジスタ４８とキャパシタ４９とからなり、電界効果ト
ランジスタ４８のゲート電極はワード線５０に、ソース
・ドレイン電極の一方はキャパシタ４９に、さらにもう
一方はビット線４７に各々接続されている。データの書
込時には、ワード線５０に所定の電圧が印加されて電界
効果トランジスタ４８が導通ずることにより、ビット線
４７に印加された電荷がキャパシタ４９に蓄えられる。

一方、データの読出時には、ワード線５０に所定の電荷
が印加されて電界効果トランジスタ４日が導通すること
により、キャパシタ４９に蓄えられていた電荷がビット
線４７を介して取出される。

第１３図は折返しビット線構成のＭＩＳダイナミックＲ
ＡＭのメモリセル部の平面配置を示す図であり、第１４
図は、第１３図のｒＶ−ＴＶ’断面における断面構造を
示す図である。

以下、両図を参照してその構成について説明する。

ＲＡＭは半導体基板１の主面の所定位置に形成された分
離領域５２と、これによって隣接素子と分離された活性
領域５１に形成された１対のＭＩＳトランジスタとキャ
パシタとからなる。ＭＩＳトランジスタは、半導体基板
１の主面に形成されたソース・ドレイン不純物拡散電極
８と、ソースドレイン不純物拡散電極８間の領域上であ
って、トランスファゲート話電体１１ｉ６を介して形成
されるトランスファゲート電極７とから構成される。キ
ャパシタは、電界効果トランジスタ４８の一方のソース
・ドレイン不純物拡散電極８の一方に接続され、半導体
基板１上に形成されたキャパシタ不純物拡散電極９と、
キャパシタ不純物電極９上であって、キャパシタ話電体
膜４を介して分離領域５２上も含めて形成されるキャパ
シタゲート電極５とから構成される。ワード線配線金属
１０はトランスファゲート電極７に接続され隣接素子間
のトランスファゲート電極７を結ぶ。また、電界効果ト
ランジスタ４８およびキャパシタ４９を覆うように酸化
膜よりなる層間絶縁膜１２が形成され、層間絶縁膜１２
上に形成されるビット線１１はワード線１０と直角方向
に配線され、層間絶縁膜１２に設けられたコンタクトホ
ール２２を介してソース・ドレイン不純物拡散電極８に
接続される。さらに、ビット線１１は窒化膜よりなる表
面保護膜１３によって覆われ保護されている。

以上のように構成されているＭＩＳダイナミックＲＡＭ
は、ワード線配線金属１０が選択されて所定の電位が印
加されることによって、その下方の不純物拡散電極８間
の領域を導通させて読出／書込動作を行うのである。

〔発明が解決しようとする課題〕

上記のような従来の半導体記憶装置では、半導体装置を
形成するＭＩＳ型トランジスタ、情報電荷蓄積用キャパ
シタ等が半導体基板１の平面上に配置されているため、
高集積化が図られた現在の１メガビツトのダイナミック
ＲＡＭ等では、これらが占有する面積は限界の域に達し
ている。したがって、これ以上高集積化を図ることは極
めて困難であるという問題点がある。

この問題点を解決するために、本発明者は先に出願した
特願昭６２−３００３７３号明細書において、突起部の
上面にトランジスタを有し、突起部の側壁にキャパシタ
を有する半導体記憶装置等を提案しているが、このよう
な構造ではトランスファゲート電極、ワード線配線金属
およびキャパシタゲート電極を複数の工程で形成しなけ
ればならなかった。

この発明は、かかる問題点を解決するためになされたも
ので、半導体基板上の平面面積を従来の半導体記憶装置
よりも拡大することなく、情報電荷蓄積用キャパシタが
占有する面積を大きくとって集積度を高めることかでき
るとともに、ＭＩＳ型トランジスタのトランスファゲー
ト電極とワード線配線金属および情報電荷蓄積用キャパ
シタのキャパシタゲート電極を同一工程で形成すること
が可能な半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、規則的に突出して形
成された島と、これらの島を一方向に接続するように突
出して形成された接続領域を有する基板と、接続領域の
側壁および上面部分に形成された第１の分離領域と、こ
の第１の分離領域に接続され、層間の底面領域に形成さ
れた第２の分離領域と、島の周囲側壁に形成されたキャ
パシタ不純物拡散電極と、このキャパシタ不純物拡散電
極と対向するようにキャパシタゲート誘電体膜を介して
形成されたキャパシタゲート電極と、キャパシタ不純物
拡散電極の上部およびキャパシタ不純物拡散電極と離間
した島の上面中央に形成されたソース・ドレイン不純物
拡散電極と、これらのソース・ドレイン不純物拡散電極
との間の領域上にトランスファゲート誘電体膜を介して
形成されたリングパターン形状のトランスファゲートＮ
ｇと、接続領域上面の第１の分離領域上に形成され、リ
ングパターン形状のトランスファゲート電極に接続され
たワード線配線金属と、ワード線配線金属と直角方向に
配置され、島の上面中央に形成されたソース・ドレイン
不純物拡散電極に接続されたビット線配線金属とから構
成したものである。

〔作用〕

この発明においては、島の側壁にキャパシタが形成され
、島の上面にＭＩＳ型トランジスタが形成される。また
、平面配置において、トランスファゲート電極、ワード
線配線金属およびキャパシタゲート電極が重ならない。

（実施例） 第１図はこの発明の半導体記憶装置の一実施例の平面レ
イアウトを示す図、第２図は、第１図のＩ−Ｉ　’断面
における断面構造を示す図、第３図は第１図のＩＩ　−
ＩＩ　’断面における断面構造を示す図、第４図は、第
１図のＩＩＩ　−ＩＩＩ　’断面における断面構造を示
す図である。これらの図において、１はシリコンよりな
る半導体基板、２．３は第１および第２の分離領域、４
はキャパシタゲート誘電体膜、５はキャパシタゲート電
極、６はトランスファゲート誘電体膜、７はトランスフ
ァゲート電極、８はソース・ドレイン不純物拡散電極、
９はキャパシタ不純物拡散電極、１０はワード線配線金
属、１１はビット線配線金属、１２は層間絶縁膜、１３
は表面保護膜、２０は角柱状に突出した島、２１は溝、
２２はコンタクトホール、２３は前記島２０を一方向に
接続するように突出して形成された接続領域である。以
下、第１図〜第４図を参照してその構成について説明す
る。

ここで示す実施例は、ＭＩＳ型トランジスタに情報電荷
蓄積用のキャパシタを直列接続したトランジスタ、いわ
ゆる、１キヤパシタ型のメモリセルから構成されるＭＩ
Ｓ型随時読出書込半導体記憶装置である。

シリコンよりなる半導体基板１は、その表面が規則的に
角柱状に突出する島２０と、この島２０を一方向に接続
するように突出して形成された接続領域２３を有し、第
２図、第３図および第４図に示したメモリセルは、この
島２０の側壁面にキャパシタを、島２０の上面にＭＩＳ
型トランジスタを直列接続して配置するとともに、ワー
ド線配線金属１０およびビット線１１を形成したもので
ある。すなわち島２０の周辺側壁にキャパシタゲート話
電体膜４を介してキャパシタゲート電極５を配置し、こ
れと離間してＭＩＳ型トランジスタのトランスファゲー
ト電極７がトランスファゲート話電体膜６を介して島２
０の上面にリングパターン状に形成されている。また、
半導体基板１の主面上領域において素子を分離する分離
領域２゜３は、島を一方向に接続するように突出して形
成された接続領域２３の側壁および上面部分に配置され
た第１の分離領域２と、この第１の分離領域２に接続さ
れ、各島２０間の溝２１の底面領域に第１図に示すよう
に桝目状に配置された第２の分離領域３とから構成され
ている。そして、島２０の側壁面の半導体基板１に配置
された、キャパシタゲート電極５の対向電極となるキャ
パシタ不純物拡散電極９は、キャパシタゲート電極５と
トランスファゲート電極７に挟まれた島２０の上面の半
導体基板１に配置されたソース・ドレイン不純物拡散電
極８に接続されている。また、ワード線配線金属１ｏは
、トランスファゲート電極７に接続され、島２０を一方
向に接続するように突出して形成された接続領域２３上
面の第１の分離領域２上に形成され、ビット線１１は、
リングパターン形状のトランスファゲート電極７内側の
半導体基板１上に配置されたソース・ドレイン不純物拡
散電極８に、層間絶縁膜１２に形成されたコンタクトホ
ール２２を介してワード線配線金属１ｏと直角方向に接
続されている。なお、キャパシタゲート電極５．トラン
スファゲート電極７およびワード線配線金属１０は同一
材料で構成され、かつ同一工程で形成される。また、キ
ャパシタの占有する面積は、第１図に示すように、平面
上では無に等しく、集積度の向上に寄与している。

第５図（ａ）〜（ｉ）、第６図（ａ）〜（ｉ）第７図（
ａ）〜（ｉ）は、第１図〜第４図にて示したこの発明の
半導体記憶装置の製造方法を示す工程断面図であり、第
５図（ａ）〜（ｉ）、第６図（ａ）〜（ｉ）、第７図（
ａ）〜（ｉ）はそれぞれ第１図のＩ−Ｉ　’断面、１１
−１１’断面、ＩＩＩ−ＩＩＩ　′断面に対応している
。これらの図において、第１図〜第４図と同一符号は同
一のものを示し、３１．３３はシリコン酸化膜、３２は
シリコン窒化膜、３４はレジスト、３５は多結晶シリコ
ン膜である。以下、図を参照してこの製造方法について
説明する。

まず、ｐ型車結晶シリコンからなる半導体基板フを用意
し、この表面に熱酸化により薄いシリコン酸化膜３１を
成長させる。この上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａ
ｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によるシリコン窒化１
１＠３２を形成し、さらに、この上に同じ＜ＣＶＤによ
る厚いシリコン酸化膜３３を形成する。そして、突起部
を形成しない半導体基板１の領域のシリコン酸化膜３１
．３３、シリコン窒化膜３２を写真製版工程を経て除去
する（第５図（ａ）、第６図（ａ）、第７図（ａ））。

ここで、パターニングされて残ったシリコン酸化膜３３
は、半導体基板１に島状の領域を突出させて形成する際
の加工用エツチングマスクとなる。

次に、このシリコン酸化膜３３をマスクとじて半導体基
板１にＲｒ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃ
ｈｉｎｇ）を施して溝２１を掘る（第５図（ｂ）、第６
図（ｂ）第７図（ｂ））。続いて、その主面が露出、す
なわち溝２１となった領域の半導体基板１を熱酸化し、
薄いシリコン酸化膜３１を成長させた後、ＣＶＤによる
シリコン窒化膜３２を全面に形成し、さらに、この上に
同じ＜　ＣＶＤによる厚いシリコン酸化膜３３を形成す
る（第５図（Ｃ）、第６図（Ｃ）、第７図（Ｃ））。

次に、この上方からＲＩＥを施しシリコン酸化膜３１．
３３およびシリコン窒化膜３２をエツチング除去するが
、この開溝２１の側壁面のシリコン酸化膜３３のみが、
垂直方向の膜厚が厚いためエツチングされずに枠となっ
て残存する（第５図（ｄ）、第６図（ｄ）、第７図（ｄ
））。すなわち、この工程において、酸化マスクとなる
シリコン窒化膜３２を第２の分離領域にパターニングし
ている。

次に、シリコン酸化膜３３をウェットケミカルエツチン
グを施して除去した後、三層レジストブロセスを用いて
酸化マスクとなるシリコン窒化膜３２を第１の分離領域
にパターニングし、さらに下層のレジスト３４をパター
ニングした状態である。この状態からシリコン窒化膜３
２を除去し、続いてレジスト３４を除去した後、熱酸化
により第１および第２の分離領域２．３となる厚いシリ
コン酸化膜を形成する。次いでシリコン酸化膜３２を除
去し、続いて薄いシリコン酸化膜３１を除去する（第５
図（ｆ）、第６図（ｆ）、第７図（ｆ））。また、ここ
ではキャパシタ不純物拡散室＆９となるＡｓイオン注入
を斜めイオン注入法により行っている。なお、Ａｓは島
２０上面領域には注入されないよう溝２１側壁面よりシ
リコン酸化膜３１の膜厚を厚くしておき、溝２１側壁の
シリコン酸化膜除去時に島２１上面のシリコン酸化膜３
１は残存するようにエツチングをコントロールする。

次に、キャパシタゲート誘電体膜４およびトランスファ
ゲート誘電体膜６となるシリコン酸化膜を熱酸化により
形成し、続いてキャパシタゲート電極７．トランスファ
ゲート電！！ｉ６およびワード線配線金属１ｏとなる導
電性の多結晶シリコン膜３５をＣＶＤにより堆積する。

なお、ここで溝２１部分は多結晶シリコン膜３５で埋ま
るようにする（第５図（ｇ）、第６図（８）、第７図（
ｇ））。

次に、三層レジストプロセスを用いて多結晶シリコン膜
３５をトランスファゲート電極７のパターンとワード線
配線金属１０のパターンを合成したパターンにエツチン
グする。この時、エツチングのエンドポイントをコント
ロールし、溝２１内部に多結晶シリコン膜３５が残存す
るようにする。すなわち、以上のようにして、同一工程
にてトランスファゲート電極７．ワード線配線金属１０
およびキャパシタゲート電極５を同時に形成する。続い
て、このトランスファゲート電極７およびワード線配線
金属１ｏをマスクにＭＩＳ型トランジスタのソース・ド
レイン領域を形成するためのＡｓ注入を行う（第５図（
ｈ）、第６図（ｈ）、第７図（ｈ））。

次に、眉間絶縁膜１２をキャパシタゲート電極５および
トランスファゲート電極７を覆うように全面に堆積し、
写真製版工程を経てコンタクトホール２２を形成する。

（第５図（ｉ）、第６図（ｉ）、第７図（ｉ））。

そして最後に、コンタクトホール２２を充填するように
層間絶縁膜１２上にアルミニウム膜を形成してパターニ
ングすることによってビット線配線金属１１を形成し、
さらに、シリコン窒化膜による表面保護膜１３により全
体を覆って、第２図（Ｉ−Ｉ’方向断面）、第３図（Ｉ
Ｉ　−ＩＩ　’方向断面）、第４図（ＩＩＩ　−ＩＩＩ
　’方向断面）に示した状態の半導体記憶装置が完成す
る。

なお、上記実施例では、島２０を角柱形状としているが
、他の島形状、例えば円柱形状、角錐台形状１円錐台形
状あるいは楕円柱形状であってもよく同様の効果を奏す
る。

第８図（Ｉ−Ｉ’方向断面）、第９図（１■−ＩＩ　’
方向断面）、第１０図（Ｈｌ　−ＩＩＩ　’方向断面）
は、形状を角錐台形状あるいは円錐台形状とした場合の
断面構造を示したものである。

〔発明の効果〕

この発明は以上説明したとおり、規則的に突出して形成
された島と、これらの島を一方向に接続するように突出
して形成された接続領域を有する基板と、接続領域の側
壁および上面部分に形成された第１の分離領域と、この
第１の分離領域に接続され、各層間の底面領域に形成さ
れた第２の分離領域と、島の周囲側壁に形成されたキャ
パシタ不純物拡散電極と、このキャパシタ不純物拡散電
極と対向するようにキャパシタゲート誘電体膜を介して
形成されたキャパシタゲート電極と、キャパシタ不純物
拡散電極の上部およびキャパシタ不純物拡散電極と離間
した島の上面中央に形成されたソース・ドレイン不純物
拡散電極と、これらのソース・ドレイン不純物拡散電極
との間の領域上にトランスファゲート読電体膜を介して
形成されたリングパターン形状のトランスファゲート電
極と、接続領域上面の第１の分離領域上に形成され、リ
ングパターン形状のトランスファゲート電極に接続され
たワード線配線金属と、ワード線配線金属と直角方向に
配置され、島の上面中央に形成されたソース・ドレイン
不純物拡散電極に接続されたビット線配線金属とから構
成したので、島の側壁にキャパシタが形成され、島の上
面にＭＩＳ型トランジスタが形成され、平面的な占有面
積が減少するため高集積化が可能になるという効果があ
る。また、平面配置において、トランスファゲート電極
、ワード線配線金属およびキャパシタ電極が重ならない
ため、３者を同時に成膜してパターニングすることが可
能になり、製造工程を短縮できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の一実施例の平面レ
イアウトを示す図、第２図は、第１図のＩ−Ｉ’断面に
おける断面構造を示す図、第３図は、第１図のＩＩ　−
ＩＩ　’断面における断面構造を示す図、第４図は、第
１図のＩＩＩ　−ＩＩＩ　’断面における断面構造を示
す図、第５図、第６図、第７図はこの発明の一実施例の
製造方法を説明するための工程断面図、第８図、第９図
、第１０図はこの発明の他の実施例の断面構造を示す図
、第１１図は一般のＲＡＭの構成の一例を示すブロック
図、第１２図はダイナミック型メモリセルの等価回路図
、第１３図は折返しビット線構成のＭＩＳダイナミック
ＲＡＭのメモリセル部の平面配置を示す図、第１４図は
、第１３図のＩＶ　−ＩＶ　’断面における断面構造を
示す図である。 図において、１は半導体基板、２は第１の分離領域、３
は第２の分離領域、４はキャパシタゲート話電体膜、５
はキャパシタゲート電極、６はトランスファゲート誘電
体膜、７はトランスファゲート電極、８はソース・ドレ
イン不純物拡散電極、９はキャパシタ不純物拡散電極、
１０はワード線配線金属、１１はビット線配線金属、１
２は層間絶縁膜、１３は表面保護膜、２０は島、２１は
溝、２２はコンタクトホール、２３は接続領域３１１．
３３はシリコン酸化膜、３２はシリコン窒化膜、３４は
レジスト、３５は多結晶シリコン膜である。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　規則的に突出して形成された島と、これらの島を一方
   向に接続するように突出して形成された接続領域を有す
   る基板と、前記接続領域の側壁および上面部分に形成さ
   れた第１の分離領域と、この第１の分離領域に接続され
   、前記島間の底面領域に形成された第２の分離領域と、
   前記島の周囲側壁に形成されたキャパシタ不純物拡散電
   極と、このキャパシタ不純物拡散電極と対向するように
   キャパシタゲート誘電体膜を介して形成されたキャパシ
   タゲート電極と、前記キャパシタ不純物拡散電極の上部
   および前記キャパシタ不純物拡散電極と離間した前記島
   の上面中央に形成されたソース・ドレイン不純物拡散電
   極と、これらのソース・ドレイン不純物拡散電極との間
   の領域上にトランスファゲート誘電体膜を介して形成さ
   れたリングパターン形状のトランスファゲート電極と、
   前記接続領域上面の前記第１の分離領域上に形成され、
   前記リングパターン形状のトランスファゲート電極に接
   続されたワード線配線金属と、前記ワード線配線金属と
   直角方向に配置され、前記島の上面中央に形成された前
   記ソース・ドレイン不純物拡散電極に接続されたビット
   線配線金属とから構成したことを特徴とする半導体記憶
   装置。