JPH02135775A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し７、特に電荷蓄積部と
していわゆるスタックドキャパシタセルを備えた半導体
記憶装置の構造およびその製造方法に関するものである
。

［従来の技術］ 近年、半導体記憶装置はコンピュータなどの情報機器の
目覚しい普及によって、その雪要が急速に拡大している
。さらに、機能的には大規模な記憶８二をＨし、かつ信
頼性の高いものが要求されている。このような背景のも
とに、半導体記憶装置においては高集積化および高信頼
性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものにＤＲＡＭ　（Ｄｙｎａｍｉ　ｃＲａｎｄｏ
ｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）がある。一般に
、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域である
メモリセルアレイと、外部との入出力に必要な周辺回路
とを含む。

第４図は、一般的なりＲＡＭの構成を示すブロック図で
ある。第４図を参照して、まずＤＲＡＭ５０は、記憶情
報のデータ信号を蓄積するためのメモリセルアレイ５１
と、単位記憶回路を構成するメモリセルを選択するため
のアドレス信号を外部から受けるためのロウアンドカラ
ムアドレスバッファ５２と、そのアドレス信号を解読す
ることによりメモリセルを指定するためのロウデコーダ
５３およびカラムデコーダ５４と、指定されたメモリセ
ルに蓄積された信号を増幅して読出すセンスリフレッシ
ュアンプ５５と、データ人出力のためのデータインバッ
ファ５６およびデータアウトバッファ５７と、クロック
信号を発生するクロックジェネレータ５８とを含んでい
る。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。

第５図は、メモリセルアレイ５１を構成するメモリセル
の４ビット分の等価回路図を示している。

メモリセルアレイ５１は行方向に平行に延びた複数のワ
ード線１　ａｓ　１　ｂｓ　１　ｃ−１ｄと、列方向に
延びた複数のビット線２ａ、２ｂとを備えている。ワー
ド線１ａ〜１ｄとビット線２ａ、２ｂとの交に部近傍に
はメモリセル３が形成されている。

さらにメモリセル３は１個のＭ、Ｏ３（Ｍｅ　ｔ　ａ　
１０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トラン
ジスタ４と１個のキャパシタ５とからなる。

なお、第５図に示されような１対のビット線２　ａ　％
２ｂがセンスリフレッシュアンプ５５に対して平行に配
置されたものを折返しビット線方式と称する。

第５図の等価回路図において示された範囲のＤＲＡＭの
平面構造を第６図に示す。第６図には４つのメモリセル
が示されており、各メモリセルは隣接するメモリセルと
分離された動作領域Ａ１、Ａ２、Ａ３、Ａ４に形成され
た１組のＭＯＳトランジスタＱ１、Ｏ２、Ｏ３、Ｏ４と
、キャパシタＣｓｌ、Ｃｓ２、Ｃｓ３、Ｃｓ４とから構
成される。各トランジスタＱ１〜Ｑ４を構成するゲート
電極は、各メモリセルに対応するワード線１ａ〜１ｄの
一部によって構成される。ワード線１ａ〜１ｄの上部に
は、このワード線１ａ〜１ｄと絶縁され、かつ直交する
ようにビット線２ａ、　２ｂが形成されている。ビット
線２ａ１２ｂは、コンタクト孔Ｃ１、Ｃ２、Ｃ３を介し
てメモリセルに接続される。

次に、第６図において切断線■−■に沿った方向からの
メモリセルの断面構造図を第７図に示す。

メモリセル３は１個のＭＯＳ）ランジスタ４とキャパシ
タ５とから構成される。ＭＯＳトランジスタ４はシリコ
ン基板４０表面に間を隔てて形成されたソース・ドレイ
ン領域６，６と、シリコン基板４０表面にゲート酸化膜
７を介して形成されたゲート電極８（ＩＣ）とを備えて
いる。キャパシタ５はＭＯＳトランジスタ４のソース・
ドレイン６．６の一方に接続される下部電極（記憶ノー
ド）９と下部電極９の上面に形成された誘電体層１０お
よび誘電体層１０の上面を覆う上部電極（セルプレート
）１１とを備えている。下部電極９および上部電極１１
は、たとえばポリシリコンなどから構成される。そして
、このような積層構造を有するキャパシタをスタックド
キャパシタと称す。

スタックドキャパシタ５はその一部が絶縁膜１２を介し
てゲート電極８の上部に延在し、さらに他方はフィール
ド酸化膜１３の上部にまで延在して形成されている。キ
ャパシタ５などが形成されたシリコン基板４０の表面上
は厚い層間絶縁膜１４て覆われている。層間絶縁膜１４
の上部を通るビット線２ｂは、コンタクトホール１５を
介してＭＯＳトランジスタ４のソース・ドレイン領域６
に接続されている。

次に、従来のＤＲＡＭのメモリセルの製造方法について
第８八図ない１．第８Ｅ図を用いて説明する。

まず、第８Ａ図に示すように、シリコン基板４０上に、
たとえばシリコン酸化膜からなる素子分離用のフィール
ド酸化膜１３を形成する。これによって、シリコン基板
４０表面に素子形成用の活性領域１６を形成する。

次に、第８Ｂ図に示すように、活性領域１６にゲート酸
化膜７を介してゲート電極８を形成し、同時にフィール
ド酸化膜１３上の所定位置にワード線１ｄを形成する。

さらに、ゲート電極８およびワード線１ｄの周囲を絶縁
膜１２で覆う。そして、絶縁膜１２で覆われたゲート電
極８をマスクとしてシリコン基板４０中に不純物を導入
し、ソス・ドレイン領域６，６を形成する。

さらに、第８Ｃ図に示すように、シリコン基板４０上の
全面にポリシリコン層を堆積する。そして、ポリシリコ
ン層を所定の形状にパターニングする。これによってゲ
ート電極８の上部からフィルド酸化膜１３の上部に４）
たって延在した下部電極９を形成する。

その後、第８Ｄ図に示すように、下部電極９の表面上に
シリコン窒化膜からなる誘電体層１０とポリシリコンか
らなる上部電極１１とを形成する。

最後に、第８Ｅ図に示すように、全面に厚い層間絶縁膜
１４を形成する。そして、所定の位置にコンタクトホー
ル１５を形成した後、ビット線２ｂを形成する。これに
よって、ビット線２ｂはＭＯＳトランジスタ４の一方の
ソース・ドレイン領域６に接続される。以上の工程によ
りＤＲＡＭのメモリセル３が製造される。

［発明が解決しようとする課題］ 通常、キャパシタ５の電荷蓄積容量は誘電体層１０を介
して対向した下部電極つと上部電極１１との対向面積に
比例する。したがって、キャパシタ３の容量を増加させ
るにはこの対向面積を増大すればよい。ところが、冒頭
で述べたようにＤＲＡＭの素子構造は微細化の一途を辿
っている。そし−Ｃ１メモリセルの構造は高集積化のた
めに平面的な占有面積を縮小化する方法が取られている
。

このため、キャパシタの平面占有面積は制限され縮小化
されてきている。キャパシタ５の電極間の対向面積の減
少は必然的にキャパシタの容量低下を招いている。そし
て、キャパシタの容量が低下するとキャパシタからの読
出信号量が低下する。

このために記憶信号の感度が低下し、ＤＲＡＭの信頼性
が低下する。このように、キャパシタ容量の低下はＤＲ
ＡＭの本質的な機能低下を生じ、重要な問題を引き起こ
す。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、キャパシタの平面占有面積の低減
によっても容量の低下を生じることのないキャパシタ構
造を有する半導体記憶装置およびその製造方法を提供す
ることを目的とする。

［課題を解決するための手段］ 本発明における半導体記憶装置は、主表面を有する半導
体基板と、半導体基板中に形成された不純物領域と、半
導体基板の主面上に第１絶縁膜を介して形成された第１
導電層と、不純物領域に接続され、かつその−・部が第
２絶縁膜を介して少なくとも第１導電層の上部に延在し
ている第２導電層と、第２導電層の表面に形成された誘
電体層と、誘電体層の表面上に形成され、かつその一部
が誘電体層を介して第２導電層の側面に延在し、さらに
第２導電層と第２絶縁股との間に積層された部分を備え
た第３導電層とを備えている。

また、本発明における半導体記憶装置の製造方法は、以
下の工程を備えている。

ａ、　基体」−に第１絶縁膜を形成する工程。

ｂ、　基体の表面」二および第１絶縁膜上に第１導電層
を形成する工程。

Ｃ１第１導電層に覆イっれた第１絶縁膜の表面領域を除
去し、第１導電層の下部に空間領域を形成する工程。

ｄ、　第１導電層の露出表面上に誘電体層を形成する工
程。

ｅ、　誘電体層の表面上および空間領域内に第２導電層
を形成する工程。

［作用コ 本発明における半導体記憶装置は、キャパシタの下部電
極の上下面を上部電極で挾み込んだ３層構造を部分的に
形成している。そして、この下部電極と上部電極との間
に誘電体層を形成している。

このために、３層構造を形成した部分は、両電極間の対
向面積が増加し、全体としてキャパシタの電荷蓄積容量
を増加させることができる。しかも、平面占有面積は従
来のものと同程度に制限することができる。

さらに、本発明による半導体記憶装置の製造方法は、下
部電極の一部を絶縁膜上に形成した後、絶縁膜を部分的
に除去することにより下部電極の下部に空間領域を形成
している。そして、この下部の空間領域および下部電極
の側面、上面に上部電極を形成することにより自己整合
的に上部電極との３層積層構造を構成している。このた
めに、複雑なフォトリソグラフィ工程を用いることなく
容易にキャパシタを製造することができる。

［実施例］ 以ド、本発明の一実施例を図を用いて詳細に説明する。

第１図は、本発明の一実施例によるＤＲＡＭのメモリセ
ルの断面構造を示す断面構造図である。

図を参照して、ＤＲＡＭのメモリセル３は１個のＭＯＳ
トランジスタ４と１個のキャパシタ５とを備えている。

ＭＯＳトランジスタ４は半導体基板４０表面に形成され
た１対のソース・ドレイン領域６，６と、ゲート酸化膜
７を介して形成されたグー１［極８とを備えている。ま
た、キャパシタ５はＭＯＳ）ランジスタ４の一方のソー
ス・ドレイン領域６に接続し、さらにゲート電極８およ
びワード線１ｄの上部に絶縁膜］２を介して延在した下
部電極９と、その表面に形成された誘電体層１０および
さらにその表面上に形成された上部電極１１とを備えて
いる。キャパシタ５は、特にゲート電極８およびワード
線１ｄの上部で下部電極９と上部電極１１とが積層され
た３層積層構造を存している。すなわち、上部電極１１
の下層部１１ａは下部電極９とゲート電極８の上面を覆
う絶縁膜１２との間に積層されており、さらに下部電極
９とワード線１ｄの上面を覆う絶縁膜１２との間に積層
されている。そして、上部電極１１の下層部１１ａは、
上部電極１１の上層部１１ｂと接続されている。さらに
、誘電体層１０は上部電極１１と下部電極９とが対向す
る面間に連続的に形成されている。このようなキャパシ
タ構造は、同一平面占有面積を有する従来のキャパシタ
構造と比べると、３層積層構造を形成した領域で上部お
よび下部電極１１，９間の対向面積が増加していること
がわかる。これによって、キャパシタの電荷蓄積量を増
大することができる。なお、本図では層間絶縁膜あるい
はビット線などの図示は省略している。

次に、上記実施例によるＤＲＡＭのメモリセルの製造工
程について第２八図ないし第２Ｄ図を用いて説明する。

まず、第２Ａ図に示すように、前工程において既に、半
導体基板４０上にフィールド酸化膜１３およびＭＯＳト
ランジスタ４のソース・ドレイン領域６，６、ゲート酸
化膜７、ゲート電極８およびワード線１ｄが形成されて
いる。次に、ゲート電極８などが形成されたシリコン基
板４０表面上に十分に厚い絶縁膜１２を形成し、異方性
エツチングを用いてゲート電極８およびワード線１ｄの
周囲を覆う。この絶縁膜１２の膜厚については後の工程
で説明する。次に、絶縁膜１２などの表面上にＣＶＤ（
Ｃｈｅｍｉｃａｌ　　Ｖａｐｏｒ　　Ｄｅｐｏｓ　ｆ　
ｔ　ｉ　ｏｎ）法等を用いてポリシリコン層を堆積する
。その後、フォトリングラフィ法およびエツチング法を
用いてポリシリコン層ヲパタニングし、キャパシタ５の
下部電極９を形成する。

次に、第２Ｂ図に示すように、ウェットエツチングなど
の等方性エツチングを用いて絶縁膜１２を選択的に除去
する。このエツチング工程においては、下部電極９に覆
われていない絶縁膜１２０表面領域からエツチングが等
方向に進行する。これによって、ゲート電極８およびワ
ード線１ｄの一方側の側面および上面の絶縁膜１２は徐
々に除去され、同時に下部電極９の下面に位置する部分
も平面的にエツチング除去される。したがって、絶縁膜
１２の膜厚はエツチングが平面方向に十分に進行し所定
の空間領域２０が形成され、かつゲート電極８およびワ
ード線１ｄの周囲を覆い十分な絶縁特性を保つに足りる
膜厚が設定される。

その後、第２Ｃ図に示すように、下部電極９の露出表面
にシリコン窒化膜あるいはシリコン酸化膜などの誘電体
層１０を形成する。

そして、第２Ｄ図に示すように、減圧ＣＶＤ法を用いて
全面にポリシリコン層を堆積する。この堆積工程におい
ては、下部電極９の下部に形成されていた空間領域２０
内にも十分にポリシリコン層が堆積される。そして、こ
のポリシリコン層を所定の形状にバターニングしキャパ
シタ５の上部電極１１を形成する。以上の工程によって
、ゲート電極８あるいはワード線１ｄの上部に下部電極
つと上部電極１１との３層積層構造を有するキャパシタ
５を備えたメモリセルが製造される。

次に、本発明の半導体記憶装置の製造方法の第２の実施
例について第３Ａ図ないし第３Ｆ図を用いて説明する。

まず、第３Ａ図に示すように、フィールド酸化膜１３が
形成されたシリコン基板４０表面上に順次、酸化膜、ポ
リシリコン層、シリコン酸化膜からなる第１絶縁膜、シ
リコン窒化膜からなる第２絶縁膜を形成し、所定の形状
にパターニングする。

この工程によって、ＭＯＳトランジスタ４のゲート酸化
膜７およびゲート電極８、さらにワード線１ｄが形成さ
れる。次に、ゲート電極８あるいはその上面に形成され
た第１および第２絶縁膜２１．２２をマスクとしてシリ
コン基板４０表面に不純物をイオン注入する。これによ
ってソース・ドレイン領域６，６が形成される。

次に、第３Ｂ図に示すように、ＣＶＤ法を用いて全面に
シリコン酸化膜２３を堆積し、その後異方性エツチング
する。これによって、ゲート電極８および第１絶縁膜２
１あるいはワード線１ｄの側面にシリコン酸化Ｈ２３の
サイドウオールが形成される。

さらに、第３Ｃ図に示すように、ＣＶＤ法を用いて全面
にポリシリコン層を堆積する。その後、このポリシリコ
ン層をバターニングしてキャパシタ５の下部電極９を形
成する。

そして、第３Ｄ図に示すように、ウェットエツチングあ
るいはプラズマエツチングなどを用いて第１絶縁膜２１
上に形成されたシリコン窒化膜の第２絶縁膜２２のみを
選択的に除去する。そして、この第２絶縁膜２２が存在
した領域に空間領域２０を形成する。

その後、第３Ｅ図に示すように、露出した下部電極９表
面にシリコン窒化膜あるいはシリコン酸化膜などの誘電
体層１０を形成する。

そして、第３Ｆ図に示すように、減圧ＣＶＤ法などを用
いてポリシリコン層を全面に堆積する。

この工程によって、下部電極９の下部に形成されていた
空間領域２０内にもポリシリコン層が充填される。その
後、このポリシリコン層を所定の形状にパターニングす
る。これによって、キャパシタ５の上部電極１１が形成
される。以上の工程によって第１の実施例と同様に部分
的に３層積層措造を有するキャパシタ５を備えたメモリ
セルを製造することができる。

なお、上記実施例ではゲート電極８、ワード線ｌｄ、キ
ャパシタ５の下部電極９および上部電極１〕に多結晶シ
リコンを用いた場合について説明したが、これに限定さ
れることなく他の材料で構成されたものであっても本発
明を適用することができる。また、本発明の第２の実施
例の製造方法に用いたシリコン窒化膜は、これに限定さ
れることなく、たとえば第１絶縁膜２１と異なるエツチ
ングレートなどを有する材料であれば他のものでも構わ
ない。

［発明の効果］ 以上のように、本発明によれば、半導体記憶装置のキャ
パシタを構成する下部および上部電極層を、部分的に下
部電極の上下両面を誘電体層を介して上部電極で積層し
た３層積層構造を構成したので、平面的な占有面積を増
加させることなくキャパシタの電荷蓄積容量を増大する
ことができる。

さらに、本発明の製造方法を用いれば、３層積層構造の
中間層をなす導電層を形成した後、その下部領域を選択
的に除去して空間領域を形成し、その後、自己整合的に
空間領域を導電層で埋込むことによって積層構造を構成
できるので、複雑な工程を必要とせず、電荷蓄積容量の
大きいキャパシタを有する半導体記憶装置を容易に製造
することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるＤＲＡＭのメモリセ
ルの断面構造を示す断面構造図である、第２Ａ図、第２
Ｂ図、第２Ｃ図、第２Ｄ図は、本発明によるＤＲＡＭの
製造方法の第１の実施例を示す製造に程断面図である。 また、第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３
Ｅ図および第３Ｆ図は、ＤＲＡＭの製造方法の第２の実
施例を示す製造工程断面図である。 第４図は、一般的なりＲＡＭの構造を示すブロック図で
ある。第５図は、第４図に示したＤＲＡＭのメモリセル
アレイの等価回路図である。第６図は、第５図に示【７
たメモリセルアレイの平面構造図である。第７図は、第
６図中に切断線■−■に沿った方向からの断面構造図で
ある。第８Ａ図、第８Ｂ図、第８Ｃ図、第８Ｄ図および
第８Ｅ図は、従来のＤＲＡＭのメモリセルの製造工程を
順に示した製造工程断面図である。 図において、４はＭＯＳトランジスタ、５はキャパシタ
、６はソース・ドレイン領域、９はキャパシタの下部電
極、１０は誘電体層、１１はキャパシタの上部電極、１
１ａは上部電極１１の下部層、１１．　ｂは上部電極１
１の上部層、２１はシリコン酸化膜、２２はシリコン窒
化膜を示している。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）主表面を有する半導体基板と、 前記半導体基板中に形成された不純物領域と、前記半導
   体基板の主面上に第１絶縁膜を介して形成された第１導
   電層と、 前記不純物領域に接続され、かつその一部が第２絶縁膜
   を介して少なくとも前記第１導電層の上部に延在してい
   る第２導電層と、 前記第２導電層の表面上に形成された誘電体層と、 前記誘電体層の表面上に形成され、かつその一部が前記
   誘電体層を介して前記第２導電層の側面に延在し、さら
   に前記第２導電層と前記第２絶縁膜との間に積層された
   部分を備えた第３導電層とを備えた、半導体記憶装置。
2. （２）基体上に第１絶縁膜を形成する工程と、前記基体
   の表面上および前記第１絶縁膜上に第１導電層を形成す
   る工程と、 前記第１導電層に覆われた前記第１絶縁膜の表面領域を
   除去し、前記第１導電層の下部に空間領域を形成する工
   程と、 前記第１導電層の露出表面上に誘電体層を形成する工程
   と、 前記誘電体層の表面上および前記空間領域内に第２導電
   層を形成する工程とを備えた、半導体記憶装置の製造方
   法。