JPH04755A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Abstract
め要約のデータは記録されません。
Description
ランダムアクセスメモリ (DRAM)の微細化に伴な
うキャパシタ容量を改善し得る構造およびその製造方法
に関するものである。
目覚しい普及によってその需要が急速に拡大している。
動作が可能なものが要求されている。これに伴なって、
半導体記憶装置の高集積化および高速応答性あるいは高
信頼性に関する技術開発が進められている。
可能なものにDRAMかある。一般に、DRAMは多数
の記憶情報を蓄積する記憶領域であるメモリセルアレイ
と、外部との入出力に必要な周辺回路とから構成されて
いる。第11図は、一般的なりRAMの構成を示すブロ
ック図である。
を蓄積するためのメモリセルアレイ51と、単位記憶回
路を構成するメモリセルを選択するためのアドレス信号
を外部から受けるためのロウアンドカラムアドレスバッ
ファ52と、そのアドレス信号を解読することによって
メモリセルを指定するためのロウデコーダ53およびカ
ラムデコーダ54と、指定されたメモリセルに蓄積され
た信号を増幅して読出すセンスリフレッシュアンプ55
と、データ入出力のためのデータインバッファ56およ
びデータアウトバッファ57およびクロック信号を発生
するクロックジェネレータ58とを含んでいる。
51は、単位記憶情報を蓄積するためのメモリセルかマ
トリックス状に複数個配列されて形成されている。第1
2図は、メモリセルアレイ51を構成するメモリセルの
4ビット分の等価回路図ヲ示している。図示されたメモ
リセルは、1個のMOS (Metal 0xide
Sem1conductor) トランジスタと
、これに接続された1個のキャパシタとがら構成される
いわゆるlトランジスタ1キヤパシタ型のメモリセルを
示している。このタイプのメモリセルは構造が簡単なた
めメモリセルアレイの集積度を向上させることが容易で
あり、大容量のDRAMに広く用いられている。
っていくっがのタイプに分けることができる。第13図
は、典型的なスタックトタイプキャパシタを有するメモ
リセルの断面構造図であり、たとえば特公昭60−27
84号公報などに示さレテイル。第13図を参照して、
メモリセルは1つのトランスファゲートトランジスタと
1つのスタックトタイプのキャパシタ(以下スタックト
タイブキャパシタと称す)とを備える。トランスファゲ
ートトランジスタは、シリコン基板1表面に形成された
1対のソース・ドレイン領域6.6とシリコン基板表面
上に絶縁層を介して形成されたゲート電極(ワード線)
4とを備える。スタックトタイプキャパシタはゲート電
極4の上部からフィールド分離膜2の上部にまで延在し
、かつその一部がソース・ドレイン領域6.6の一方側
に接続された下部電極(ストレージノード)11と、下
部電極11の表面上に形成された誘電体層12と、さら
にその表面上に形成された上部電極(セルプレート)1
3とから構成される。さらに、キャパシタの上部には層
間絶縁層20を介してビット線15が形成され、ビット
線15はビット線コンタクト部16を介してトランスフ
ァゲートトランジスタの他方のソース・ドレイン領域6
に接続されている。このスタックトタイプキャパシタの
特徴点は、キャパシタの主要部をゲート電極やフィール
ド分離膜の上部にまで延在させることによりキャパシタ
の電極間の対向面積を増大させキャパシタ容量を確保さ
せていることである。
し、誘電体層の厚みに反比例する。したがって、キャパ
シタ容量の増大という点から、キャパシタの電極間対向
面積を増大させることが望ましい。一方、DRAMの高
集積化に伴ないメモリセルサイズは大幅に縮小されてき
ている。したがって、キャパシタ形成領域も同様に平面
的な占有面積が減少される傾向にある。しかしながら記
憶装置としてのDRAMの安定動作、信頼性の観点から
1ビツトのメモリセルに蓄え得る電荷量を減少させるわ
けにはいかない。このような相反する制約条件を満たす
ために、キャパシタの構造はキャパシタの平面的な占有
面積を減少させ、かつ電極間の対向面積を増大し得る構
造の改良が種々の形で提案された。
SI Tech、 p65 (1989)Jに掲
載されたいわゆる円筒形のスタックトタイプキャパシタ
を備えたメモリセルの断面構造図である。
はその周囲を絶縁層22に覆われたゲート電極(ワード
線)4cを備える。なお、ソース・ドレイン領域は図示
が省略されている。さらに、ワード線4dはその周囲を
絶縁層22によって覆われ、かつシリコン基板1表面上
にシールドゲート絶縁膜41を介して形成されたシール
ド電極40の表面上に形成されている。キャパシタの下
部電極11はゲート電極4cおよびワード線4dの表面
を覆う絶縁層22の表面上に形成されたベース部分11
aと、ベース部分11a表面から鉛直上方に円筒状に延
びた円筒部分11bとから構成される。さらに、下部電
極11の表面には誘電体層および上部電極が順次積層さ
れる(図示せず)。
てベース部分11aのみならず円筒部分11bも利用す
ることが可能であり、特にこの円筒部分11bによって
キャパシタの平面占有面積を増大させることなくキャパ
シタ容量を増大することが可能となる。また、絶縁層2
2の表面上には部分的に窒化膜42が残余する。
て第15A図ないし第15F図を参照して説明する。
ルドゲート絶縁膜41、シールド電極40、ワード線4
c、4d、絶縁層22および窒化膜42を所定の形状に
形成する。
多結晶シリコン層を堆積し、所定の形状にパターニング
する。これによりキャパシタの下部電極11のベース部
分11aが形成される。
く形成する。そして、エツチングにより絶縁層43中に
下部電極のベース部分11aに達する開口部44を形成
する。さらに、この開口部44の内部表面および絶縁層
43の表面上に多結晶シリコン層110bを堆積する。
り多結晶シリコン層110bを選択的にエツチング除去
する。これにより、キヤlクシタの下部電極11のベー
ス部分11aの表面から鉛直上方に延びた円筒部分11
bか形成され、下部電極11が完成する。
上に順次誘電体層12および上部電極13を形成する。
上の全体を層間絶縁層20で覆った後、所定の位置にコ
ンタクトホールを形成し、コンタクトホールの内部にビ
ット線コンタクト部16を形成する。その後層間絶縁層
20表面上にビ・ソト線コンタクト部16と接続される
ビット線が形成される(図示せず)。
、前記の円筒形スタックトタイプキャ、・々シタにおい
ては、さらに下部電極11のベース部分11aの平面占
有面積か縮小を余儀なくされる。
例的に減少する平坦な表面領域か多く存在スル。マタ、
円筒部分11bにおいては円筒部分11bの内表面およ
び外表面を共に容量部分として利用しており、キャパシ
タの全容量領域に占める割合が増大する。したがって、
減少したキャノ々シタ平面占有領域において最大限に円
筒部分を利用することが重要となってくる。
部電極11のベース部分11aと円筒部分11bとは異
なる製造工程において形成されている。このために、複
数の膜形成工程やマスク、(ターニング工程を必要とし
製造工程が複雑であった。さらに、下部電極11のベー
ス部分11aと円筒部分11bとの接続部分では下部電
極11の表面上に形成される誘電体層の絶縁信頼性が劣
化するという問題も生じた。
イプキャパシタを製造するために複数回のフォトリソグ
ラフィ工程を要し、高精度のマスク合わせを必要とされ
る。したかつて、製造工程が複雑で、工程数が多くなる
という製造上の問題点を含んでいた。
ためになされたもので、高集積化が可能で、かつ所定の
キャパシタ容量を備えたキャ/ぐシタを有する半導体記
憶装置の構造およびその製造方法を提供することを目的
とする。
の主表面に第1導電型の不純物領域を有する第2導電型
の半導体基板と、半導体基板の主表面上に形成され、不
純物領域に達する開口を有する絶縁層とを備える。さら
に、不純物領域の表面上および絶縁層の表面上に接して
形成された第1の部分と、第1の部分の最外周に沿い、
かつ半導体基板の主表面に対して斜め上方に延びた第2
の部分とを有する第1電極層を備える。第1電極層の表
面上には誘電体層が形成され、さらに誘電体層の表面上
には第2電極層が形成されている。
極層が半導体基板中に形成された不純物領域の表面上お
よび絶縁層の表面上に接して形成された第1の部分と、
この第1の部分の最外周に沿いかつ半導体基板の主表面
に対して鉛直上方に延びた第2の部分とを有している。
表面に平行な方向の膜厚は、第1の部分の半導体基板の
主表面に鉛直な方向の膜厚に比べて薄く形成されている
。
積するメモリセルが複数個配列されたメモリセルアレイ
を備えている。そして、主表面を有する半導体基板と、
半導体基板の主表面上に互いに平行に延びた複数のワー
ド線と、半導体基板の主表面上であって複数のワード線
に直交する方向に延びた複数のビット線と、ビット線と
ワード線との交差部近傍に配置されたメモリセルとを備
える。メモリセルの各々は、1つのトランスファゲート
トランジスタと1つのキャパシタとを備える。さらに、
トランスファゲートトランジスタは、互いに隣接するヒ
ツト線の間に位置する半導体基板の主表面にビット線に
沿う方向に形成された1対の不純物領域と、1対の不純
物領域の間の半導体基板の主表面上にゲート絶縁層を介
して形成されたワード線の一部から構成されるゲート電
極とを備える。
タの1対の不純物領域の一方側の表面上に形成される第
1の部分と、この第1の部分に連なり、隣接するワード
線の上方とトランスファゲートトランジスタの1対の不
純物領域の他方側に接続されるビット線の上方とに延在
した第2の部分と、この第2の部分の最外周に沿い、か
つ半導体基板の主表面に対して鉛直上方に延びた第3の
部分とを有する第1電極層と、第1電極層の表面上を覆
う誘電体層と、誘電体層の表面上を覆う第2電極層とを
備えている。
面上を覆う絶縁層の表面上に乗上げ、かつ互いに分離し
て形成された第1および第2のスタックトタイプのキャ
パシタを有しており、その製造方法は以下の工程を含む
。
表面上の第1と第2のキャパシタの分離領域上にほぼ鉛
直な側面を有するキャパシタ分離層を形成する。そして
、絶縁層の所定位置に半導体基板の主表面に達するコン
タクトホールを形成し、このコンタクトホールの内部表
面と絶縁層の表面上とキャパシタ分離層の表面上とに第
1導電層を形成する。次に、第1導電層の表面上に第1
導電層とエツチング比の異なるエッチバック層を形成し
、このエッチバック層をエツチングしてキャパシタ分離
層の上部表面上に位置する第1導電層の表面を露出させ
る。さらに、エッチバック層から露出した第1導電層を
部分的にエツチング除去し、第1導電層を第1のキャパ
シタ部分と第2のキャパシタ部分とに分離する。その後
、キャパシタ分離層およびエッチバック層を除去し、第
1導電層の表面上に誘電体層および第2電極層を形成す
る。
板の主表面上を覆う絶縁層の表面上に乗上げ、かつ互い
に分離して形成された第1および第2のスタックトタイ
プのキャパシタを有しており、その製造方法は以下の工
程を含む。
表面上にエツチングストップ層を形成する。そして、エ
ツチングストップ層の表面上の第1と第2のキャパシタ
の分離領域上に鉛直な側面を有するキャパシタ分離層を
形成する。さらに、絶縁層およびエツチングストップ層
の所定位置に半導体基板の主表面に達するコンタクトホ
ールを形成し、このコンタクトホールの内部表面とエツ
チングストップ層の表面上とキャパシタ分離層の表面上
とに第1導電層を形成する。さらに、第1導電層の表面
上に第1導電層とエツチング比の異なるエッチバック層
を形成し、このエッチバック層をエツチングしてキャパ
シタ分離層の上部表面上に位置する第1導電層の表面を
露出させる。さらに、エッチバック層から露出した第1
導電層を部分的にエツチング除去し、第1導電層を第1
のキャパシタ部分と第2のキャパシタ部分とに分離する
。その後、キャパシタ分離層およびエッチバック層を除
去する。さらに、第1導電層の表面上に誘電体層を特徴
する 請求項6に係る半導体記憶装置は、半導体基板主表面上
を覆う絶縁層の表面上に乗上げ、かつ互いに分離して形
成された第1および第2のスタックトタイプのキャパシ
タを有しており、その製造方法は以下の工程を含む。
面に達する開孔を有する第1絶縁層を形成する。第1絶
縁層の表面上および開孔の内部に第1導電層を形成する
。さらに、第1導電層の表面上に所定の膜厚を有する第
2絶縁層を形成する。
ャパシタの分離領域にのみほぼ鉛直な側壁面を有する第
2絶縁層からなるキャパシタ分離層を形成する。さらに
、第1導電層の表面上およびキャパシタ分離層の上部表
面上および側部表面上に第2導電層を形成する。その後
、キャパシタ分離層の上部表面上に形成された第2導電
層を選択的に除去する。そして、キャパシタ分離層およ
びキャパシタ分離層の下部に付着する第1導電層の一部
を除去した後、第2導電層の表面上に誘電体層を形成す
る。さらに、誘電体層の表面上に第3導電層を特徴する 請求項7に係る半導体記憶装置の製造方法においては、
請求項5に係る製造方法におけるキャパシタ分離層の形
成工程が以下のような工程により行なわれる。まず、半
導体基板の主表面上に第1絶縁層を形成する。そして、
第1絶縁層の表面上に第2絶縁層を形成し、所定形状の
マスクを用いて第2絶縁層をエツチングすることにより
半導体基板の主表面に対して傾斜した側面を有する第2
絶縁層からなるキャパシタ層を特徴する請求項8に係る
半導体記憶装置の製造方法は、請求項6に係る製造方法
におけるキャパシタ分離層の形成工程が以下の工程より
構成される。
形成する。そして、エツチングストップ層の表面上に第
2絶縁層を形成し、所定形状のマスクを用いて第2絶縁
層をエツチングすることにより第1と第2のキャパシタ
の分離領域上に半導体基板の主表面に対して傾斜した側
面を有する第2絶縁層からなるキャパシタ分離層を形成
する。
極の第2の部分は、相対的に平坦に形成された第1の部
分の最外周部から斜め上方に延びて形成されている。こ
の第2の部分を第1の部分の最外周に沿ってかつ斜め上
方に形成することにより、第2の部分の内外表面の面積
が拡大され第2の部分の有効容量領域が増大する。これ
によりキャパシタの平面占有面積を減少してもなおかつ
キャパシタの容量の確保あるいは増大が可能となる。
層の第2の部分の膜厚は薄く形成されている。これによ
って、第2の部分の鉛直な内周壁面の面積が増大し、キ
ャパシタ容量の増大が図れる。また、第1電極の第1の
部分の膜厚は厚く形成されることにより、電極層として
の抵抗を低減し、キャパシタの応答性の低下を特徴する
請求項3にかかる発明においては、キャパシタの下部電
極をビット線の上方に延在して配置することにより、互
いに隣接するメモリセルのキャパシタ間にビット線コン
タクトが配置されるのを防止している。これにより互い
に隣接するキャパシタ間の分離領域を微小化し、素子構
造の縮小化、あるいはキャパシタの平面占有面積の増大
を図ることができる。
に隣接するキャパシタ間の分離領域に相当する領域にキ
ャパシタ分離層を形成し、このキャパシタ分離層の側壁
等を利用することによりキャパシタの下部電極の一体成
形を可能としている。
は、絶縁層とキャパシタ分離層との間にエツチングスト
ップ層を形成することにより、キャパシタ分離層の形成
に用いられるエッチバック時の終点検出精度を向上させ
ている。
所定位置にパターニングされたキャパシタ分離層を形成
し、このキャパシタ分離層の表面を利用してキャパシタ
の第1電極層の第2の部分が位置決めされて形成される
。さらに、キャパシタ分離層を除去した後、このキャパ
シタ分離層に覆われていた第1導電層の領域のみが選択
的に除去されることにより、互いに隣接するキャパシタ
の第1電極層が分離して形成される。したがって、1回
のりソゲラフイエ程により第1電極層が自己整合的に形
成され、工程の簡略化が図れる。
。
モリセルアレイの平面構造図であり、第2図は、第1図
中の切断線■−Hに沿った方向からの断面構造図である
。まず、主に第1図を参照して、シリコン基板1表面に
は行方向に平行に延びた複数のワード線4 a s 4
b s 4 c −、4dと、列方向に互いに平行に
延びた複数のビット線15.15.15、およびワード
線とビット線との交差部近傍に配置された複数のメモリ
セルMCか形成されている。第1図および第2図を参照
して、メモリセルは1つのトランスファゲートトランジ
スタ3と1つのキャパシタ10とから構成される。
面に形成された1対のソース・ドレイン領域6.6と、
ソース・ドレイン領域6.6の間に位置するシリコン基
板1の表面上にゲート絶縁膜5を介して形成されたゲー
ト電極(ワード線)4b、4cとを備える。ゲート電極
4 b % 4 cの周囲は絶縁層22によって覆われ
ている。さらに、トランスファゲートトランジスタ3が
形成されたシリコン基板1表面上は厚い層間絶縁層20
が形成されている。層間絶縁層20の所定領域にはトラ
ンスファゲートトランジスタ3の一方のソース・トレイ
ン領域6に到達するコンタクトホール14が形成されて
いる。
、誘電体層12および上部電極(セルプレー4)13の
積層構造から構成される。下部電極11はコンタクトホ
ール14の内部表面上および層間絶縁層20の表面上に
形成された窒化膜21の表面上に接して形成されたベー
ス部分(第1の部分)11aと、このベース部分11a
の最外周に沿って鉛直上方に延びて形成された立壁部分
(第2の部分)11bの2つの部分からなる。なお、こ
のベース部分11aと立壁部分11bは不純物が導入さ
れた多結晶シリコン層により一体的に形成されている。
る。特に、誘電体層12は下部電極11の立壁部分11
bの内側面および外側面の両面を覆うように形成されて
いる。したがって、この下部電極11の立壁部分11b
は内外側面の両方とも容量部分を構成する。誘電体層1
2としては酸化膜、窒化膜あるいは酸化膜と窒化膜の複
合膜あるいは金属酸化膜なとか用いられる。誘電体層1
2の表面上には上部電極13が形成される。上部電極1
3はメモリセルアレイのほぼ全面を覆うように形成され
る。また、上部電極13は不純物が導入された多結晶シ
リコンあるいは高融点金属などの金属層などが用いられ
る。
24が形成される。
ドレイン領域6にはビット線15が接続されている。ビ
ット線15はキャパシタ10の下部電極11の立壁部分
11bやベース部分11aの主要部よりも低い位置に形
成されている。再び第1図を参照して、ビット線15は
ビット線コンタクト部16においてその線幅が部分的に
大きく形成されている。また、トランスファゲートトラ
ンジスタ3のソース・ドレイン領域6の一方側はビット
線15とコンタクトされる領域においてビット線15の
下部領域にまで延在している。そして、この延在したソ
ース・ドレイン領域6と線幅が拡大されたビット線15
のコンタクト部16によってビット線とのコンタクトが
形成されている。
のコンタクト部を相互に延長することによりコンタクト
を形成しているため、ビット線15とトランスファゲー
トトランジスタの1対の不純物領域6.6は互いに平行
に構成することができる。
0.10の間の分離領域18は可能な限り狭く構成する
ことができる。言換えると、キャパシタ10の下部電極
11のベース部分11aの平面領域を拡大することが可
能となる。したかって、下部電極のベース部分11aの
平面占有面積が拡大し、さらにその最外周に位置する立
壁部分11bの周長さも拡大することによりキャパシタ
10全体のキャパシタ容量が増大する。なお、第1図に
示されるように、キャパシタ10の平面形状は長方形状
に図示されているか、これは模式的な表現にすぎず、実
際には長方形の角か丸まった長楕円形あるいは円筒形に
形成される。
るメモリセルの断面構造の製造工程について説明する。
上の所定領域にフィールド酸化膜2およびチャネルスト
ップ領域(図示せず)が形成される。さらに、シリコン
基板1の表面に熱酸化膜5、CVD法による多結晶シリ
コン層4および酸化膜22aが順次形成される。
びエツチング法を用いてワード線4a。
表面上にはパターニングされた酸化膜22aが残余して
いる。
コン基板1上の全面に酸化膜22bを堆積する。
異方性エツチングを施すことにより、ワード線4a〜4
dの周囲に酸化膜の絶縁層22を形成する。そして、絶
縁層22に覆われたワード線4a〜4dをマスクとして
シリコン基板1表面に不純物イオン30をイオン注入し
、トランスファゲートトランジスタのソース・ドレイン
領域6.6を形成する。
に導電層、たとえばドープトポリシリコン層あるいは金
属層、さらには金属シリサイド層等を形成し、所定の形
状にパターニングする。これによりビット線15および
ビット線コンタクト16が形成される。
層間絶縁膜20を形成する。さらに、層間絶縁膜20上
にたとえば膜厚100Å以上の窒化膜21を形成する。
上の酸化膜31aを形成する。この酸化膜31aの膜厚
は後工程においてキャパシタ10の下部電極11の立壁
部分11bの高さを規定する。したかって、この膜厚は
製品としてのDRAMのキャパシタ容量の設定値により
変動する。また、この窒化膜21および酸化膜31aの
組合わせは、両者のエツチングに対する選択比が異なる
ような材料の組合わせて選ばれている。
ング法を用いてパターニングし、互いに隣接するキャパ
シタ間を分離するためのキャパシタ分離層31を形成す
る。このエツチング工程において、窒化膜21は酸化膜
31に対して異なるエツチング速度を有する。したがっ
て、窒化膜21の表面までエツチングが進行した際、エ
ツチング速度が低下する。この機を捉えて酸化膜31a
のエツチングを終了させる。また、このエツチングにお
いては、キャパシタ分離層31とし、て残余する領域が
エツチング除去する領域に比べて微細である。エツチン
グ技術においては、微細な孔あけあるいは溝掘り成形に
ついては微細加工上の技術的限界があるが、このような
残余部分を微細にする場合にはそのような技術的限界が
少ない。このためにキャパシタ分離層31の幅を微細加
工することが可能であり、最終的にはキャパシタ間の分
離幅を微細にすることが可能となる。
よびエツチング法を用いてソース・ドレイン領域6に到
達するコンタクトホール14.14を形成する。
晶シリコン層110をコンタクトホール14の内部表面
、窒化膜21の表面上およびキャパシタ分離層31の表
面上に堆積する。そして、多結晶シリコン層110の表
面上にレジスト(エッチバック層)32を厚く塗布する
。
バックし、多結晶シリコン層110の一部を露出させる
。
ン層110表面を異方性エツチングなとを用いて選択的
に除去する。これによりキャパシタ分離層31の表面上
において多結晶シリコン層110が分離され、各々キャ
パシタの下部電極11が形成される。
ング除去し、さらにキャパシタ分離層31をフッ酸など
で除去する。そして、下部電極11の表面にたとえば窒
化膜などの誘電体層12を形成する。
にCVD法を用いて多結晶シリコン層などの上部電極1
3を形成する。その後、絶縁層23および配線層24な
どを形成してDRAMのメモリセルの製造工程か完了す
る。
セルについて説明する。第4図は、第1の実施例を示し
た第2図に相当するメモリセルの断面構造図である。第
4図を参照して、策2の実施例の特徴点は、層間絶縁層
200表面上に形成されるエツチングストップ層として
多結晶シリコン層25を用いたことである。この多結晶
シリコン層25は後述する製造工程においてオーバエツ
チングを防止するために使用されるものであるか、完成
後は、キャパシタの下部電極11と一体となり下部電極
11を構成する。
程にについて説明する。なお、この第2の実施例による
メモリセルの製造工程は第3八図ないし第3M図に示さ
れた第1の実施例によるDRA Mのメモリセルの製造
工程と多く重複するため、ここでは特徴的な製造工程に
ついてのみ説明し、他の説明は第1の実施例を参照する
こととしてその記載を省略する。まず、第5A図(第3
F図に対応)に示すように、層間絶縁層20の表面上に
CVD法を用いて多結晶シリコン層25を堆積する。さ
らに、その表面上に酸化膜31aを形成する。この多結
晶シリコン層25はその上層に形成される酸化膜31a
に対して大きなエツチング選択比を有する。
31aを選択的にエツチングし、キャパシタ分離層31
を形成する。このとき、多結晶シリコン層25は酸化膜
31aのエツチング終点検出に利用され、下層の層間絶
縁層20かオーバエツチングされるのを防止する。
ォトリソグラフィ法およびエツチング法を用いて多結晶
シリコン層25および層間絶縁層20中にソース・ドレ
イン領域6.6に達するコンタクトホール14を形成す
る。
タクトホール14の内部表面、多結晶シリコン層25表
面上およびキャパシタ分離層31表面上に多結晶シリコ
ン層110を堆積する。そして、多結晶シリコン層11
0の表面上にレジスト32を厚く塗布する。
ジスト32をエッチバックし、多結晶シリコン層110
の表面を露出させる。
出した多結晶シリコン層110の表面を選択的に除去す
る。これにより、キャパシタ分離層31表面上の多結晶
ンリコン層110か除去され、互いに独立したキャパシ
タの下部電極11.11が形成される。
およびこのキャパシタ分離層31の下部に位置する多結
晶シリコン層25を選択的に除去する。これによって互
いに隣接するキャパシタの下部電極11.11間は絶縁
分離される。
電極11の表面上に誘電体層12が形成される。
バック層としてレジスト32を用いた場合について示し
たが、これに隔室されるものではなく、たとえばCVD
シリコン酸化膜などを用いても同様の効果を奏すること
ができる。
リセルについて説明する。第6図は、第1の実施例を示
す第2図に相当するメモリセルの断面構造図である。
タ10の下部電極11の立壁部分11bが基板主表面に
対して斜め方向に延びて形成されていることである。具
体的には、立壁11bは中空の耕種円柱状あるいは中空
の斜円柱状さらには中空の斜角柱状に形成されている。
も容量部分として利用される。仮に、下部電極11の立
壁部分11bの基板主表面に垂直な方向の高さを一定と
すると、第3の実施例のキャパシタの立壁部分11bは
傾斜表面を有することにより第1実施例の立壁部分11
bに比べて表面積が増大している。なお、立壁部分11
bの傾斜方向および角度は、下記に述べる製造プロセス
において任意に制御可能である。
造工程について説明する。なお、この第3の実施例の製
造工程は第3A図ないし第3M図に示された第1の実施
例によるDRAMのメモリセルの製造工程と多くの部分
で重複するため、ここでは特徴的な製造工程についての
み説明し、他の説明は第1の実施例を参照することとし
てその記載を省略する。
絶縁層20の表面上にCVD法を用いて多結晶シリコン
層25を堆積する。さらに、その表面上に酸化膜31a
を形成する。この多結晶シリコン層25はその上層に形
成される酸化膜31aに対して大きなエツチング選択比
を有する。
膜31aを選択的にエツチングし、基板表面に対して傾
斜したキャパシタ分離層31を形成する。エツチング方
法として、たとえばプラズマエツチングが用いられる。
けて半導体基板を支持する。この状態で酸化膜31aを
エツチングすると、キャパシタ分離層31を基板主表面
に対して任意の方向および角度に傾けて形成することか
できる。この傾斜方向および角度は下部電極の立壁部分
11bの傾斜表面積が最大となるように設定する。
ォトリソグラフィ法およびエツチング法を用いて多結晶
シリコン層25および層間絶縁層20中にソース・ドレ
イン領域6.6に達するコンタクトホール14を形成す
る。
タクトホール14の内部表面、多結晶シリコン層25表
面上および傾斜した側部表面を有するキャパシタ分離層
31表面上に多結晶シリコン層110を堆積する。そし
て、多結晶シリコン層110の表面上にレジスト32を
厚く塗布する。
ジスト32をエッチバックし、多結晶シリコン層110
の表面を露出させる。
出した多結晶シリコン層110の表面を選択的に除去す
る。これにより、キャパシタ分離層31表面上の多結晶
シリコン層110か除去され、互いに独立したキャパシ
タの下部電極11.11が形成される。
6図に示されるメモリセルが完成する。
上に多結晶シリコン層25を形成する代わりに窒化膜を
形成してもよい。
図は、第4の実施例におけるメモリセルアレイの平面構
造図であり、第9図は、第8図中における切断線■−■
に沿った方向からの断面構造図である。両図を参照して
、第3の実施例によるメモリセルの構造的な特徴点は、
キャパシタ10の下部電極11のベース部分11aと立
壁部分11bとでその膜厚が互いに異なることである。
層としての抵抗を低減し得るように、相対的に厚く形成
されている。−例としては約2000A程度の膜厚に形
成される。キャパシタ3の下部電極11の立壁部分11
bの膜厚t2は2つの要因を考慮して定められる。第1
の点は、下部電極11の立壁部分11bの内周径りをで
きる限り大きくし、内周壁面の面積を増大し得るように
可能な限り薄くすることである。第2の点は、逆に動作
時にこの立壁部分11bに広がる空乏層の影響によって
立壁部分11bが高抵抗化し、容量領域として機能しな
くならない程度に膜厚を確保することである。−例とし
て500人程程度形成される。また、この立壁部分11
bは第1および第2の実施例と同様にベース部分11a
の最外周部と面一となり鉛直上方に突出している。なお
、第6図において第1電極層11は長方形状に示されて
いるが、実際には四隅が丸みを帯びた形状、あるいは楕
円形状さらには円筒形状に形成されてもよい。
説明する。第10A図ないし第1ON図は、第9図に示
されるメモリセルの製造工程断面図である。
面上の所定領域にフィールド酸化膜2およびチャネルス
トップ領域(図示せず)か形成される。フィールド酸化
膜2はLOCO3法を用いて形成される。
ート絶縁層5を形成した後、多結晶シリコンからなるゲ
ート電極(ワード線)4b、4c。
の酸化膜の堆積工程とエツチング工程によってゲート電
極4b〜4eの周囲に絶縁層22を形成する。
1表面に不純物イオンを導入し、ソース・ドレイン領域
6.6を形成する。
ン、モリブデン、チタンなどの高融点金属層を堆積し、
所定の形状にバターニングする。
ソース・ドレイン領域6に直接コンタクトされるビット
線15か形成される。なお、このビット線15の材料と
しては高融点金属シリサイドやあるいはポリサイドなど
を用いてもかまわない。
上の全面にCVD法を用いて不純物が導入された多結晶
シリコン層110aを堆積する。
cm3以上導入されている。
化膜の絶縁層35を厚く堆積する。この絶縁層35の膜
厚によってキャパシタの下部電極11の立壁部分11b
の高さか規定されることになる。
にレジスト36を塗布し、リソグラフィ法等を用いて所
定の形状にパターニングする。これによりレジスト36
からなるレジストパターン(キャパシタ分離層)36か
形成される。レジストパターン36の幅は互いに隣接す
るキャパシタ間の分離間隔を規定することになる。
をマスクとして絶縁層35を選択的に除去する。このエ
ツチング法は、たとえば異方性エツチングを用いて行な
われる。なお、レジストパターン36の幅よりもさらに
絶縁層35の幅を狭くしたい場合には、さらにウェット
エツチングなどを施してもよい。
6を除去した後、CVD法を用いて不純物が導入された
多結晶シリコン層110bを全面に堆積する。この多結
晶シリコン層110bの膜厚はその下層に形成された第
1の多結晶シリコン層110aより薄く形成される。つ
まり、第2の多結晶シリコン層110bの膜厚は図中り
で示される内周径をできる限り大きくし得るような膜厚
で形成される。たとえば、500A程度の膜厚に形成さ
れる。なお、この多結晶シリコン層110bにも濃度が
1020/cm3以上の不純物が導入されている。
ン層110bの表面が完全に覆われるように厚いレジス
ト37を塗布する。そして、このレジスト37をエッチ
バックし絶縁層35の上部表面を覆う第2多結晶シリコ
ン層110bの一部を露出させる。
露出した第2の多結晶シリコン層110bをエツチング
し、引続いて絶縁層35を自己整合的にエツチング除去
する。このエツチングにより絶縁層35が除去された開
口部の内部に第1の多結晶シリコン層110aの表面が
露出する。
用いて多結晶シリコン層110aの露出した領域のみを
自己整合的に除去する。その後、レジスト37を除去す
る。この工程によりキャパシタの下部電極11のベース
部分11aと立壁部分11bとが形成される。
面上に誘電体層として、シリコン窒化膜やシリコン酸化
膜あるいはそれらの複合膜、さらには五酸化タンタル(
Ta205)、ハフニウム酸化膜(Ha○2)などの薄
い絶縁層を被着させる。
る多結晶シリコン層などの上部電極(セルプレート)1
3を形成する。なお、セルプレートはたとえば高融点金
属などを用いてもかまわない。 さらに、第1ON図に
示すように、上部電極13の上部を厚い層間絶縁層20
で覆う。そして、層間絶縁層20の所定領域にコンタク
トホールを形成し、このコンタクトホールの内部にたと
えば多結晶シリコンやタングステンなどの導電体を埋込
む(図示省略)。そして、層間絶縁層20の表面上にア
ルミニウムなどからなる所定形状の配線層24を形成す
る。さらに、その表面上を保護膜26で覆う。以上によ
り、メモリセルが製造される。
ングより形成された絶縁層(キャパシタ分離層)35を
利用して互いに分離独立したキャパシタの下部電極11
が自己整合的に形成できる。
の幅によって制御よく定めることかできる。
1aと立壁部分11bとは異なる堆積工程により製造さ
れる。したがって、各々の膜厚設定が容易になし得る。
を変更することも容易にできる。たとえば、ベース部分
11aには高融点金属や高融点金属シリサイドなどを用
い、立壁部分11bには多結晶シリコンなどを用いる組
合せ、あるいはその逆の組合せなど種々のものが適用可
能である。
−20/am3以上)の不純物が導入されている。これ
は、キャパシタ3の動作時に下部電極11側に空乏層が
広がり高抵抗化して電荷の充放電の動作が低下するのを
防止するためである。
の絶縁層表面に沿って形成される第1のキャパシタ部分
と、この第1の部分の最外周部から斜め上方に延びて形
成される第2のキャパシタ部分とからなるキャパシタ構
造を構成したので、キャパシタの平面占有面積の減少に
かかわらずキャパシタ容量の増大および確保を行なうこ
とが可能となる。さらに、ビット線をキャパシタの電極
層の主要部より下部に配置することにより、ビット線コ
ンタクト部を考慮せず隣接するキャパシタ間を分離する
ことか可能となり、その分離領域を微細化し、キャパシ
タの平面占有面積を増大することが可能となる。さらに
、この発明による半導体記憶装置のキャパシタはコンタ
クトホールとキャパシタ分離層で構成される段差部に下
部電極層を形成し、パターニング成形するように構成し
たので、隣接するキャパシタ間の分離が容易でかつ一体
的にキャパシタの下部電極を形成することが可能となり
、その上部に形成されるキャパシタの絶縁層の信頼性を
向上させることが可能となる。
モリセルアレイの平面構造図である。第2図は、第1図
中の切断線n−nに沿った方向からのメモリセルの断面
構造図である。第3A図、第3B図、第3C図、第3D
図、第3E図、第3F図、第3G図、第3H図、第31
図、第3J図、第3に図、第3L図および第3M図は、
第2図に示されるDRAMのメモリセルの製造工程断面
図である。第4図は、この発明の第2の実施例によるD
RAMのメモリセルの断面構造図である。第5A図、第
5B図、第5C図、第5D図、第5E図、第5F図、第
5G図および第5H図は、第4図に示されるメモリセル
の主要な製造工程断面図である。 第6図は、この発明の第3の実施例を示すDRAMのメ
モリセルの断面構造図である。第7AIM、第7B図、
第7C図、第7D図、第7E図および第7F図は、第6
図に示すメモリセルの主要な製造工程断面図である。 第8図は、この発明の第4の実施例によるメモリセルア
レイの平面構造図である。第9図は、第8図中の切断線
■−■に沿った方向からの断面構造図である。第10A
図、第10B図、第10C図、第10D図、第10E図
、第10F図、第10G図、第10H図、第1OI図、
第1OJ図、第10に図、第10L図、第10M図およ
び第1ON図は、第9図に示されるメモリセルの製造工
程断面図である。 第11図は、従来のDRAMのブロック図である。第1
2図は、従来のDRAMのメモリセルの等価回路図であ
る。第13図は、従来の一例を示すDRAMのスタック
トタイプキャパシタを備えたメモリセルの断面構造図で
ある。第14図は、従来の他の実施例を示すDRAMの
メモリセルの断面構造図である。第15A図、第15B
図、第15C図、第15D図、第15E図および第15
F図は、第14図に示すDRAMのメモリセルの製造工
程断面図である。 図において、1はシリコン基板、3はトランスファゲー
トトランジスタ、4 a14 b−4C% 4dはワー
ド線(ゲート電極)、5はゲート絶縁膜、6はソース・
ドレイン領域、10はキャパシタ、11は下部電極、l
laは下部電極のベース部分、11bは下部電極の立壁
部分、12は誘電体層、13は上部電極、15はビット
線、16はビット線コンタクト部、17はキャパシタコ
ンタクト部、21は窒化膜、25は多結晶シリコン膜、
31はキャパシタ分離層を示している。 なお、図中、同一符号は同一または相当部分を示す。
Claims (8)
- (1)主表面を有し、この主表面に第1導電型の不純物
領域を有する第2導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
に達する開口を有する絶縁層と、前記不純物領域の表面
上および前記絶縁層の表面上に接して形成された第1の
部分と、前記第1の部分の最外周に沿い、かつ前記半導
体基板の主表面に対して斜め上方に延びた第2の部分と
を有する第1電極層と、 前記第1電極層の表面上を覆う誘電体層と、前記誘電体
層の表面上を覆う第2電極層とを備えた、半導体記憶装
置。 - (2)主表面を有し、この主表面に第1導電型の不純物
領域を有する第2導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
に達する開口を有する絶縁層と、前記不純物領域の表面
上および前記絶縁層の表面上に接して形成された第1の
部分と、前記第1の部分の最外周に沿い、かつ前記半導
体基板の主表面に対して鉛直上方に延び、前記半導体基
板の主表面に平行な方向の膜厚が前記第1の部分の前記
半導体基板の主表面に鉛直な方向の膜厚に比べて薄く形
成された第2の部分とを有する第1電極層と、 前記第1電極層の表面上を覆う誘電体層と、前記誘電体
層の表面上を覆う第2電極層とを備えた、半導体記憶装
置。 - (3)単位記憶情報を蓄積するメモリセルが複数個配列
されたメモリセルアレイを有する半導体記憶装置であっ
て、 主表面を有する半導体基板と、 前記半導体基板の主表面上に互いに平行に延びた複数の
ワード線と、 前記半導体基板の主表面上であって前記複数のワード線
に直交する方向に延びた複数のビット線と、 前記ビット線と前記ワード線との交差部近傍に配置され
たメモリセルとを備え、 前記メモリセルの各々は、1つのトランスファゲートト
ランジスタと1つのキャパシタとを備え、前記トランス
ファゲートトランジスタは、 互いに隣接する前記ビット線の間に位置する前記半導体
基板の主表面中に前記ビット線に沿う方向に形成された
1対の不純物領域と、 前記1対の不純物領域の間の前記半導体基板の主表面上
にゲート絶縁層を介して形成された前記ワード線の一部
から構成されるゲート電極とを含み、 前記キャパシタは、 前記トランスファゲートトランジスタの前記1対の不純
物領域の一方側の表面上に形成される第1の部分と、こ
の第1の部分に連なり、隣接するワード線の上方と前記
トランスファゲートトランジスタの前記1対の不純物領
域の他方側に接続される前記ビット線の上方とに延在し
た第2の部分と、この第2の部分の最外周に沿い、かつ
前記半導体基板の主表面に対して鉛直上方に延びた第3
の部分とを有する第1電極層と、 前記第1電極層の表面上を覆う誘電体層と、前記誘電体
層の表面上を覆う第2電極層とを備えた、半導体記憶装
置。 - (4)半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第1および第2の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であって、前記半導体基板の主表面上に絶縁
層を形成する工程と、 前記絶縁層の表面上に前記第1と前記第2のキャパシタ
の分離領域上にほぼ鉛直な側面を有するキャパシタ分離
層を形成する工程と、 前記絶縁層の所定位置に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールの内部表面と前記絶縁層の表面上と前記キャパシ
タ分離層の表面上とに第1導電層を形成する工程と、 前記第1導電層の表面上に前記第1導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第1導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第1導電層を部分
的にエッチング除去し、前記第1導電層を前記第1のキ
ャパシタ部分と前記第2のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第1導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第2導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - (5)半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第1および第2の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であって、前記半導体基板の主表面上に絶縁
層を形成する工程と、 前記絶縁層の表面上にエッチングストップ層を形成する
工程と、 前記エッチングストップ層の表面上の前記第1と前記第
2のキャパシタの分離領域上に鉛直な側面を有するキャ
パシタ分離層を形成する工程と、前記絶縁層および前記
エッチングストップ層の所定位置に前記半導体基板の主
表面に達するコンタクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記エッチングスト
ップ層の表面上と前記キャパシタ分離層の表面上とに第
1導電層を形成する工程と、前記第1導電層の表面上に
前記第1導電層とエッチング比の異なるエッチバック層
を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第1導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第1導電層を部分
的にエッチング除去し、前記第1導電層を前記第1のキ
ャパシタ部分と前記第2のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第1導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第2導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - (6)半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第1および第2の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であって、前記半導体基板の主表面上に、所
定位置に前記半導体基板の主表面に達する開孔を有する
第1絶縁層を形成する工程と、 前記第1絶縁層の表面上および前記開孔の内部に第1導
電層を形成する工程と、 前記第1導電層の表面上に所定の膜厚を有する第2絶縁
層を形成する工程と、 前記第2絶縁層をパターニングし、前記第1および第2
のキャパシタの分離領域にのみほぼ鉛直な側壁面を有す
る前記第2の絶縁層からなるキャパシタ分離層を形成す
る工程と、 前記第1導電層および前記キャパシタ分離層の上部表面
上および側部表面上に第2導電層を形成する工程と、 前記キャパシタ分離層の上部表面上に形成された前記第
2導電層を選択的に除去する工程と、前記キャパシタ分
離層および前記キャパシタ分離層の下部に位置する前記
第1導電層の一部を除去した後、前記第2導電層の表面
上に誘電体層を形成する工程と、 前記誘電体層の表面上に第3導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - (7)半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第1および第2の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であつて、前記半導体基板の主表面上に第1
絶縁層を形成する工程と、 前記第1絶縁層の表面上に第2絶縁層を形成し、所定形
状のマスクを用いて前記第2の絶縁層をエッチングする
ことにより前記半導体基板の主表面に対して傾斜した側
面を有する第2絶縁層からなるキャパシタ分離層を形成
する工程と、 前記第1絶縁層の所定位置に前記半導体基板の主表面に
達するコンタクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記第1絶縁層の表
面上と前記キャパシタ分離層の表面上とに第1導電層を
形成する工程と、 前記第1導電層の表面上に前記第1導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第1導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第1導電層を部分
的にエッチング除去し、前記第1導電層と前記第1のキ
ャパシタ部分と前記第2のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第1導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に前記第2導電層を形成する工程
とを備えた、半導体記憶装置の製造方法。 - (8)半導体基板の主表面を覆う絶縁層の表面上に乗上
げ、かつ互いに分離して形成された第1および第2のス
タックトタイプのキャパシタを有する半導体記憶装置の
製造方法であって、前記半導体基板の主表面上に第1絶
縁層を形成する工程と、 前記第1絶縁層の表面上にエッチングストップ層を形成
する工程と、 前記エッチングストップ層の表面上に第2絶縁層を形成
し、所定形状のマスクを用いて前記第2絶縁層をエッチ
ングすることにより前記第1と第2のキャパシタの分離
領域上に前記半導体基板の主表面に対して傾斜した側面
を有する第2絶縁層からなるキャパシタ分離層を形成す
る工程と、前記第1絶縁層および前記エッチングストッ
プ層の所定位置に前記半導体基板の主表面に達するコン
タクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記エッチングスト
ップ層の表面上と前記キャパシタ分離層の表面上とに第
1導電層を形成する工程と、前記第1導電層の表面上に
前記第1導電層とエッチング比の異なるエッチバック層
を形成する工程と、 前記エッチバック層を形成し、前記キャパシタ分離層の
上部表面上に位置する前記第1導電層の表面を露出させ
る工程と、 前記エッチバック層から露出した前記第1導電層を部分
的にエッチング除去し、前記第1導電層を前記第1のキ
ャパシタ部分と前記第2のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第1導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第2導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。
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