JPH04755A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH04755A JPH04755A JP2251306A JP25130690A JPH04755A JP H04755 A JPH04755 A JP H04755A JP 2251306 A JP2251306 A JP 2251306A JP 25130690 A JP25130690 A JP 25130690A JP H04755 A JPH04755 A JP H04755A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特にダイナミック
ランダムアクセスメモリ （ＤＲＡＭ）の微細化に伴な
うキャパシタ容量を改善し得る構造およびその製造方法
に関するものである。
ランダムアクセスメモリ （ＤＲＡＭ）の微細化に伴な
うキャパシタ容量を改善し得る構造およびその製造方法
に関するものである。
［従来の技術］
近年、半導体記憶装置はコンピュータなどの情報機器の
目覚しい普及によってその需要が急速に拡大している。
目覚しい普及によってその需要が急速に拡大している。
さらに、機能的には大規模な記憶容量を有し、かつ高速
動作が可能なものが要求されている。これに伴なって、
半導体記憶装置の高集積化および高速応答性あるいは高
信頼性に関する技術開発が進められている。
動作が可能なものが要求されている。これに伴なって、
半導体記憶装置の高集積化および高速応答性あるいは高
信頼性に関する技術開発が進められている。
半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものにＤＲＡＭかある。一般に、ＤＲＡＭは多数
の記憶情報を蓄積する記憶領域であるメモリセルアレイ
と、外部との入出力に必要な周辺回路とから構成されて
いる。第１１図は、一般的なりＲＡＭの構成を示すブロ
ック図である。
可能なものにＤＲＡＭかある。一般に、ＤＲＡＭは多数
の記憶情報を蓄積する記憶領域であるメモリセルアレイ
と、外部との入出力に必要な周辺回路とから構成されて
いる。第１１図は、一般的なりＲＡＭの構成を示すブロ
ック図である。
本図において、ＤＲＡＭ５０は、記憶情報のデータ信号
を蓄積するためのメモリセルアレイ５１と、単位記憶回
路を構成するメモリセルを選択するためのアドレス信号
を外部から受けるためのロウアンドカラムアドレスバッ
ファ５２と、そのアドレス信号を解読することによって
メモリセルを指定するためのロウデコーダ５３およびカ
ラムデコーダ５４と、指定されたメモリセルに蓄積され
た信号を増幅して読出すセンスリフレッシュアンプ５５
と、データ入出力のためのデータインバッファ５６およ
びデータアウトバッファ５７およびクロック信号を発生
するクロックジェネレータ５８とを含んでいる。
を蓄積するためのメモリセルアレイ５１と、単位記憶回
路を構成するメモリセルを選択するためのアドレス信号
を外部から受けるためのロウアンドカラムアドレスバッ
ファ５２と、そのアドレス信号を解読することによって
メモリセルを指定するためのロウデコーダ５３およびカ
ラムデコーダ５４と、指定されたメモリセルに蓄積され
た信号を増幅して読出すセンスリフレッシュアンプ５５
と、データ入出力のためのデータインバッファ５６およ
びデータアウトバッファ５７およびクロック信号を発生
するクロックジェネレータ５８とを含んでいる。
半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルかマ
トリックス状に複数個配列されて形成されている。第１
２図は、メモリセルアレイ５１を構成するメモリセルの
４ビット分の等価回路図ヲ示している。図示されたメモ
リセルは、１個のＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタと
、これに接続された１個のキャパシタとがら構成される
いわゆるｌトランジスタ１キヤパシタ型のメモリセルを
示している。このタイプのメモリセルは構造が簡単なた
めメモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられている。
５１は、単位記憶情報を蓄積するためのメモリセルかマ
トリックス状に複数個配列されて形成されている。第１
２図は、メモリセルアレイ５１を構成するメモリセルの
４ビット分の等価回路図ヲ示している。図示されたメモ
リセルは、１個のＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタと
、これに接続された１個のキャパシタとがら構成される
いわゆるｌトランジスタ１キヤパシタ型のメモリセルを
示している。このタイプのメモリセルは構造が簡単なた
めメモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられている。
また、ＤＲＡＭのメモリセルは、キャパシタの構造によ
っていくっがのタイプに分けることができる。第１３図
は、典型的なスタックトタイプキャパシタを有するメモ
リセルの断面構造図であり、たとえば特公昭６０−２７
８４号公報などに示さレテイル。第１３図を参照して、
メモリセルは１つのトランスファゲートトランジスタと
１つのスタックトタイプのキャパシタ（以下スタックト
タイブキャパシタと称す）とを備える。トランスファゲ
ートトランジスタは、シリコン基板１表面に形成された
１対のソース・ドレイン領域６．６とシリコン基板表面
上に絶縁層を介して形成されたゲート電極（ワード線）
４とを備える。スタックトタイプキャパシタはゲート電
極４の上部からフィールド分離膜２の上部にまで延在し
、かつその一部がソース・ドレイン領域６．６の一方側
に接続された下部電極（ストレージノード）１１と、下
部電極１１の表面上に形成された誘電体層１２と、さら
にその表面上に形成された上部電極（セルプレート）１
３とから構成される。さらに、キャパシタの上部には層
間絶縁層２０を介してビット線１５が形成され、ビット
線１５はビット線コンタクト部１６を介してトランスフ
ァゲートトランジスタの他方のソース・ドレイン領域６
に接続されている。このスタックトタイプキャパシタの
特徴点は、キャパシタの主要部をゲート電極やフィール
ド分離膜の上部にまで延在させることによりキャパシタ
の電極間の対向面積を増大させキャパシタ容量を確保さ
せていることである。
っていくっがのタイプに分けることができる。第１３図
は、典型的なスタックトタイプキャパシタを有するメモ
リセルの断面構造図であり、たとえば特公昭６０−２７
８４号公報などに示さレテイル。第１３図を参照して、
メモリセルは１つのトランスファゲートトランジスタと
１つのスタックトタイプのキャパシタ（以下スタックト
タイブキャパシタと称す）とを備える。トランスファゲ
ートトランジスタは、シリコン基板１表面に形成された
１対のソース・ドレイン領域６．６とシリコン基板表面
上に絶縁層を介して形成されたゲート電極（ワード線）
４とを備える。スタックトタイプキャパシタはゲート電
極４の上部からフィールド分離膜２の上部にまで延在し
、かつその一部がソース・ドレイン領域６．６の一方側
に接続された下部電極（ストレージノード）１１と、下
部電極１１の表面上に形成された誘電体層１２と、さら
にその表面上に形成された上部電極（セルプレート）１
３とから構成される。さらに、キャパシタの上部には層
間絶縁層２０を介してビット線１５が形成され、ビット
線１５はビット線コンタクト部１６を介してトランスフ
ァゲートトランジスタの他方のソース・ドレイン領域６
に接続されている。このスタックトタイプキャパシタの
特徴点は、キャパシタの主要部をゲート電極やフィール
ド分離膜の上部にまで延在させることによりキャパシタ
の電極間の対向面積を増大させキャパシタ容量を確保さ
せていることである。
一般的に、キャパシタの容量は電極間の対向面積に比例
し、誘電体層の厚みに反比例する。したがって、キャパ
シタ容量の増大という点から、キャパシタの電極間対向
面積を増大させることが望ましい。一方、ＤＲＡＭの高
集積化に伴ないメモリセルサイズは大幅に縮小されてき
ている。したがって、キャパシタ形成領域も同様に平面
的な占有面積が減少される傾向にある。しかしながら記
憶装置としてのＤＲＡＭの安定動作、信頼性の観点から
１ビツトのメモリセルに蓄え得る電荷量を減少させるわ
けにはいかない。このような相反する制約条件を満たす
ために、キャパシタの構造はキャパシタの平面的な占有
面積を減少させ、かつ電極間の対向面積を増大し得る構
造の改良が種々の形で提案された。
し、誘電体層の厚みに反比例する。したがって、キャパ
シタ容量の増大という点から、キャパシタの電極間対向
面積を増大させることが望ましい。一方、ＤＲＡＭの高
集積化に伴ないメモリセルサイズは大幅に縮小されてき
ている。したがって、キャパシタ形成領域も同様に平面
的な占有面積が減少される傾向にある。しかしながら記
憶装置としてのＤＲＡＭの安定動作、信頼性の観点から
１ビツトのメモリセルに蓄え得る電荷量を減少させるわ
けにはいかない。このような相反する制約条件を満たす
ために、キャパシタの構造はキャパシタの平面的な占有
面積を減少させ、かつ電極間の対向面積を増大し得る構
造の改良が種々の形で提案された。
第１４図は、ｒｓｙｍｐｏｓ ｉｕｍ ｏｎ ＶＬ
ＳＩ Ｔｅｃｈ、 ｐ６５ （１９８９）Ｊに掲
載されたいわゆる円筒形のスタックトタイプキャパシタ
を備えたメモリセルの断面構造図である。
ＳＩ Ｔｅｃｈ、 ｐ６５ （１９８９）Ｊに掲
載されたいわゆる円筒形のスタックトタイプキャパシタ
を備えたメモリセルの断面構造図である。
第１４図を参照して、トランスファゲートトランジスタ
はその周囲を絶縁層２２に覆われたゲート電極（ワード
線）４ｃを備える。なお、ソース・ドレイン領域は図示
が省略されている。さらに、ワード線４ｄはその周囲を
絶縁層２２によって覆われ、かつシリコン基板１表面上
にシールドゲート絶縁膜４１を介して形成されたシール
ド電極４０の表面上に形成されている。キャパシタの下
部電極１１はゲート電極４ｃおよびワード線４ｄの表面
を覆う絶縁層２２の表面上に形成されたベース部分１１
ａと、ベース部分１１ａ表面から鉛直上方に円筒状に延
びた円筒部分１１ｂとから構成される。さらに、下部電
極１１の表面には誘電体層および上部電極が順次積層さ
れる（図示せず）。
はその周囲を絶縁層２２に覆われたゲート電極（ワード
線）４ｃを備える。なお、ソース・ドレイン領域は図示
が省略されている。さらに、ワード線４ｄはその周囲を
絶縁層２２によって覆われ、かつシリコン基板１表面上
にシールドゲート絶縁膜４１を介して形成されたシール
ド電極４０の表面上に形成されている。キャパシタの下
部電極１１はゲート電極４ｃおよびワード線４ｄの表面
を覆う絶縁層２２の表面上に形成されたベース部分１１
ａと、ベース部分１１ａ表面から鉛直上方に円筒状に延
びた円筒部分１１ｂとから構成される。さらに、下部電
極１１の表面には誘電体層および上部電極が順次積層さ
れる（図示せず）。
円筒形スタックトタイプキャパシタは電荷蓄積領域とし
てベース部分１１ａのみならず円筒部分１１ｂも利用す
ることが可能であり、特にこの円筒部分１１ｂによって
キャパシタの平面占有面積を増大させることなくキャパ
シタ容量を増大することが可能となる。また、絶縁層２
２の表面上には部分的に窒化膜４２が残余する。
てベース部分１１ａのみならず円筒部分１１ｂも利用す
ることが可能であり、特にこの円筒部分１１ｂによって
キャパシタの平面占有面積を増大させることなくキャパ
シタ容量を増大することが可能となる。また、絶縁層２
２の表面上には部分的に窒化膜４２が残余する。
次に、第１４図に示されるメモリセルの製造工程につい
て第１５Ａ図ないし第１５Ｆ図を参照して説明する。
て第１５Ａ図ないし第１５Ｆ図を参照して説明する。
まず第１５Ａ図を参照して、シリコン基板１表面にシー
ルドゲート絶縁膜４１、シールド電極４０、ワード線４
ｃ、４ｄ、絶縁層２２および窒化膜４２を所定の形状に
形成する。
ルドゲート絶縁膜４１、シールド電極４０、ワード線４
ｃ、４ｄ、絶縁層２２および窒化膜４２を所定の形状に
形成する。
次に、第１５Ｂ図を参照して、シリコン基板１表面上に
多結晶シリコン層を堆積し、所定の形状にパターニング
する。これによりキャパシタの下部電極１１のベース部
分１１ａが形成される。
多結晶シリコン層を堆積し、所定の形状にパターニング
する。これによりキャパシタの下部電極１１のベース部
分１１ａが形成される。
さらに、第１５Ｃ図を参照して、全面に絶縁層４３を厚
く形成する。そして、エツチングにより絶縁層４３中に
下部電極のベース部分１１ａに達する開口部４４を形成
する。さらに、この開口部４４の内部表面および絶縁層
４３の表面上に多結晶シリコン層１１０ｂを堆積する。
く形成する。そして、エツチングにより絶縁層４３中に
下部電極のベース部分１１ａに達する開口部４４を形成
する。さらに、この開口部４４の内部表面および絶縁層
４３の表面上に多結晶シリコン層１１０ｂを堆積する。
さらに、第１５Ｄ図を参照して、異方性エツチングによ
り多結晶シリコン層１１０ｂを選択的にエツチング除去
する。これにより、キヤｌクシタの下部電極１１のベー
ス部分１１ａの表面から鉛直上方に延びた円筒部分１１
ｂか形成され、下部電極１１が完成する。
り多結晶シリコン層１１０ｂを選択的にエツチング除去
する。これにより、キヤｌクシタの下部電極１１のベー
ス部分１１ａの表面から鉛直上方に延びた円筒部分１１
ｂか形成され、下部電極１１が完成する。
さらに、第１５Ｅ図に示すように、下部電極１１の表面
上に順次誘電体層１２および上部電極１３を形成する。
上に順次誘電体層１２および上部電極１３を形成する。
さらに、第１５Ｆ図に示すように、シリコン基板１表面
上の全体を層間絶縁層２０で覆った後、所定の位置にコ
ンタクトホールを形成し、コンタクトホールの内部にビ
ット線コンタクト部１６を形成する。その後層間絶縁層
２０表面上にビ・ソト線コンタクト部１６と接続される
ビット線が形成される（図示せず）。
上の全体を層間絶縁層２０で覆った後、所定の位置にコ
ンタクトホールを形成し、コンタクトホールの内部にビ
ット線コンタクト部１６を形成する。その後層間絶縁層
２０表面上にビ・ソト線コンタクト部１６と接続される
ビット線が形成される（図示せず）。
［発明が解決しようとする課題］
ところが、さらにＤＲＡＭの大容量化が押進められると
、前記の円筒形スタックトタイプキャ、・々シタにおい
ては、さらに下部電極１１のベース部分１１ａの平面占
有面積か縮小を余儀なくされる。
、前記の円筒形スタックトタイプキャ、・々シタにおい
ては、さらに下部電極１１のベース部分１１ａの平面占
有面積か縮小を余儀なくされる。
このベース部分１１ａは平面占有面積の減少の割合に比
例的に減少する平坦な表面領域か多く存在スル。マタ、
円筒部分１１ｂにおいては円筒部分１１ｂの内表面およ
び外表面を共に容量部分として利用しており、キャパシ
タの全容量領域に占める割合が増大する。したがって、
減少したキャノ々シタ平面占有領域において最大限に円
筒部分を利用することが重要となってくる。
例的に減少する平坦な表面領域か多く存在スル。マタ、
円筒部分１１ｂにおいては円筒部分１１ｂの内表面およ
び外表面を共に容量部分として利用しており、キャパシ
タの全容量領域に占める割合が増大する。したがって、
減少したキャノ々シタ平面占有領域において最大限に円
筒部分を利用することが重要となってくる。
また、従来の円筒形スタックトタイプキャパシタは、下
部電極１１のベース部分１１ａと円筒部分１１ｂとは異
なる製造工程において形成されている。このために、複
数の膜形成工程やマスク、（ターニング工程を必要とし
製造工程が複雑であった。さらに、下部電極１１のベー
ス部分１１ａと円筒部分１１ｂとの接続部分では下部電
極１１の表面上に形成される誘電体層の絶縁信頼性が劣
化するという問題も生じた。
部電極１１のベース部分１１ａと円筒部分１１ｂとは異
なる製造工程において形成されている。このために、複
数の膜形成工程やマスク、（ターニング工程を必要とし
製造工程が複雑であった。さらに、下部電極１１のベー
ス部分１１ａと円筒部分１１ｂとの接続部分では下部電
極１１の表面上に形成される誘電体層の絶縁信頼性が劣
化するという問題も生じた。
また、従来の半導体記憶装置は、円筒型のスタックトタ
イプキャパシタを製造するために複数回のフォトリソグ
ラフィ工程を要し、高精度のマスク合わせを必要とされ
る。したかつて、製造工程が複雑で、工程数が多くなる
という製造上の問題点を含んでいた。
イプキャパシタを製造するために複数回のフォトリソグ
ラフィ工程を要し、高精度のマスク合わせを必要とされ
る。したかつて、製造工程が複雑で、工程数が多くなる
という製造上の問題点を含んでいた。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、高集積化が可能で、かつ所定の
キャパシタ容量を備えたキャ／ぐシタを有する半導体記
憶装置の構造およびその製造方法を提供することを目的
とする。
ためになされたもので、高集積化が可能で、かつ所定の
キャパシタ容量を備えたキャ／ぐシタを有する半導体記
憶装置の構造およびその製造方法を提供することを目的
とする。
［課題を解決するための手段］
請求項１にかかる半導体記憶装置は、主表面を有し、こ
の主表面に第１導電型の不純物領域を有する第２導電型
の半導体基板と、半導体基板の主表面上に形成され、不
純物領域に達する開口を有する絶縁層とを備える。さら
に、不純物領域の表面上および絶縁層の表面上に接して
形成された第１の部分と、第１の部分の最外周に沿い、
かつ半導体基板の主表面に対して斜め上方に延びた第２
の部分とを有する第１電極層を備える。第１電極層の表
面上には誘電体層が形成され、さらに誘電体層の表面上
には第２電極層が形成されている。
の主表面に第１導電型の不純物領域を有する第２導電型
の半導体基板と、半導体基板の主表面上に形成され、不
純物領域に達する開口を有する絶縁層とを備える。さら
に、不純物領域の表面上および絶縁層の表面上に接して
形成された第１の部分と、第１の部分の最外周に沿い、
かつ半導体基板の主表面に対して斜め上方に延びた第２
の部分とを有する第１電極層を備える。第１電極層の表
面上には誘電体層が形成され、さらに誘電体層の表面上
には第２電極層が形成されている。
請求項２に係る半導体記憶装置は、キャパシタの第１電
極層が半導体基板中に形成された不純物領域の表面上お
よび絶縁層の表面上に接して形成された第１の部分と、
この第１の部分の最外周に沿いかつ半導体基板の主表面
に対して鉛直上方に延びた第２の部分とを有している。
極層が半導体基板中に形成された不純物領域の表面上お
よび絶縁層の表面上に接して形成された第１の部分と、
この第１の部分の最外周に沿いかつ半導体基板の主表面
に対して鉛直上方に延びた第２の部分とを有している。
そして、この第１電極層の第２の部分の半導体基板の主
表面に平行な方向の膜厚は、第１の部分の半導体基板の
主表面に鉛直な方向の膜厚に比べて薄く形成されている
。
表面に平行な方向の膜厚は、第１の部分の半導体基板の
主表面に鉛直な方向の膜厚に比べて薄く形成されている
。
請求項３にかかる半導体記憶装置は、単位記憶情報を蓄
積するメモリセルが複数個配列されたメモリセルアレイ
を備えている。そして、主表面を有する半導体基板と、
半導体基板の主表面上に互いに平行に延びた複数のワー
ド線と、半導体基板の主表面上であって複数のワード線
に直交する方向に延びた複数のビット線と、ビット線と
ワード線との交差部近傍に配置されたメモリセルとを備
える。メモリセルの各々は、１つのトランスファゲート
トランジスタと１つのキャパシタとを備える。さらに、
トランスファゲートトランジスタは、互いに隣接するヒ
ツト線の間に位置する半導体基板の主表面にビット線に
沿う方向に形成された１対の不純物領域と、１対の不純
物領域の間の半導体基板の主表面上にゲート絶縁層を介
して形成されたワード線の一部から構成されるゲート電
極とを備える。
積するメモリセルが複数個配列されたメモリセルアレイ
を備えている。そして、主表面を有する半導体基板と、
半導体基板の主表面上に互いに平行に延びた複数のワー
ド線と、半導体基板の主表面上であって複数のワード線
に直交する方向に延びた複数のビット線と、ビット線と
ワード線との交差部近傍に配置されたメモリセルとを備
える。メモリセルの各々は、１つのトランスファゲート
トランジスタと１つのキャパシタとを備える。さらに、
トランスファゲートトランジスタは、互いに隣接するヒ
ツト線の間に位置する半導体基板の主表面にビット線に
沿う方向に形成された１対の不純物領域と、１対の不純
物領域の間の半導体基板の主表面上にゲート絶縁層を介
して形成されたワード線の一部から構成されるゲート電
極とを備える。
さらに、キャパシタは、トランスファゲートトランジス
タの１対の不純物領域の一方側の表面上に形成される第
１の部分と、この第１の部分に連なり、隣接するワード
線の上方とトランスファゲートトランジスタの１対の不
純物領域の他方側に接続されるビット線の上方とに延在
した第２の部分と、この第２の部分の最外周に沿い、か
つ半導体基板の主表面に対して鉛直上方に延びた第３の
部分とを有する第１電極層と、第１電極層の表面上を覆
う誘電体層と、誘電体層の表面上を覆う第２電極層とを
備えている。
タの１対の不純物領域の一方側の表面上に形成される第
１の部分と、この第１の部分に連なり、隣接するワード
線の上方とトランスファゲートトランジスタの１対の不
純物領域の他方側に接続されるビット線の上方とに延在
した第２の部分と、この第２の部分の最外周に沿い、か
つ半導体基板の主表面に対して鉛直上方に延びた第３の
部分とを有する第１電極層と、第１電極層の表面上を覆
う誘電体層と、誘電体層の表面上を覆う第２電極層とを
備えている。
請求項４にかかる半導体記憶装置は、半導体基板の主表
面上を覆う絶縁層の表面上に乗上げ、かつ互いに分離し
て形成された第１および第２のスタックトタイプのキャ
パシタを有しており、その製造方法は以下の工程を含む
。
面上を覆う絶縁層の表面上に乗上げ、かつ互いに分離し
て形成された第１および第２のスタックトタイプのキャ
パシタを有しており、その製造方法は以下の工程を含む
。
まず半導体基板の主表面上に絶縁層を形成し、絶縁層の
表面上の第１と第２のキャパシタの分離領域上にほぼ鉛
直な側面を有するキャパシタ分離層を形成する。そして
、絶縁層の所定位置に半導体基板の主表面に達するコン
タクトホールを形成し、このコンタクトホールの内部表
面と絶縁層の表面上とキャパシタ分離層の表面上とに第
１導電層を形成する。次に、第１導電層の表面上に第１
導電層とエツチング比の異なるエッチバック層を形成し
、このエッチバック層をエツチングしてキャパシタ分離
層の上部表面上に位置する第１導電層の表面を露出させ
る。さらに、エッチバック層から露出した第１導電層を
部分的にエツチング除去し、第１導電層を第１のキャパ
シタ部分と第２のキャパシタ部分とに分離する。その後
、キャパシタ分離層およびエッチバック層を除去し、第
１導電層の表面上に誘電体層および第２電極層を形成す
る。
表面上の第１と第２のキャパシタの分離領域上にほぼ鉛
直な側面を有するキャパシタ分離層を形成する。そして
、絶縁層の所定位置に半導体基板の主表面に達するコン
タクトホールを形成し、このコンタクトホールの内部表
面と絶縁層の表面上とキャパシタ分離層の表面上とに第
１導電層を形成する。次に、第１導電層の表面上に第１
導電層とエツチング比の異なるエッチバック層を形成し
、このエッチバック層をエツチングしてキャパシタ分離
層の上部表面上に位置する第１導電層の表面を露出させ
る。さらに、エッチバック層から露出した第１導電層を
部分的にエツチング除去し、第１導電層を第１のキャパ
シタ部分と第２のキャパシタ部分とに分離する。その後
、キャパシタ分離層およびエッチバック層を除去し、第
１導電層の表面上に誘電体層および第２電極層を形成す
る。
さらに、請求項５にかかる半導体記憶装置は、半導体基
板の主表面上を覆う絶縁層の表面上に乗上げ、かつ互い
に分離して形成された第１および第２のスタックトタイ
プのキャパシタを有しており、その製造方法は以下の工
程を含む。
板の主表面上を覆う絶縁層の表面上に乗上げ、かつ互い
に分離して形成された第１および第２のスタックトタイ
プのキャパシタを有しており、その製造方法は以下の工
程を含む。
半導体基板の主表面上に絶縁層を形成した後、絶縁層の
表面上にエツチングストップ層を形成する。そして、エ
ツチングストップ層の表面上の第１と第２のキャパシタ
の分離領域上に鉛直な側面を有するキャパシタ分離層を
形成する。さらに、絶縁層およびエツチングストップ層
の所定位置に半導体基板の主表面に達するコンタクトホ
ールを形成し、このコンタクトホールの内部表面とエツ
チングストップ層の表面上とキャパシタ分離層の表面上
とに第１導電層を形成する。さらに、第１導電層の表面
上に第１導電層とエツチング比の異なるエッチバック層
を形成し、このエッチバック層をエツチングしてキャパ
シタ分離層の上部表面上に位置する第１導電層の表面を
露出させる。さらに、エッチバック層から露出した第１
導電層を部分的にエツチング除去し、第１導電層を第１
のキャパシタ部分と第２のキャパシタ部分とに分離する
。その後、キャパシタ分離層およびエッチバック層を除
去する。さらに、第１導電層の表面上に誘電体層を特徴
する 請求項６に係る半導体記憶装置は、半導体基板主表面上
を覆う絶縁層の表面上に乗上げ、かつ互いに分離して形
成された第１および第２のスタックトタイプのキャパシ
タを有しており、その製造方法は以下の工程を含む。
表面上にエツチングストップ層を形成する。そして、エ
ツチングストップ層の表面上の第１と第２のキャパシタ
の分離領域上に鉛直な側面を有するキャパシタ分離層を
形成する。さらに、絶縁層およびエツチングストップ層
の所定位置に半導体基板の主表面に達するコンタクトホ
ールを形成し、このコンタクトホールの内部表面とエツ
チングストップ層の表面上とキャパシタ分離層の表面上
とに第１導電層を形成する。さらに、第１導電層の表面
上に第１導電層とエツチング比の異なるエッチバック層
を形成し、このエッチバック層をエツチングしてキャパ
シタ分離層の上部表面上に位置する第１導電層の表面を
露出させる。さらに、エッチバック層から露出した第１
導電層を部分的にエツチング除去し、第１導電層を第１
のキャパシタ部分と第２のキャパシタ部分とに分離する
。その後、キャパシタ分離層およびエッチバック層を除
去する。さらに、第１導電層の表面上に誘電体層を特徴
する 請求項６に係る半導体記憶装置は、半導体基板主表面上
を覆う絶縁層の表面上に乗上げ、かつ互いに分離して形
成された第１および第２のスタックトタイプのキャパシ
タを有しており、その製造方法は以下の工程を含む。
半導体基板の主表面上に、所定位置に半導体基板の主表
面に達する開孔を有する第１絶縁層を形成する。第１絶
縁層の表面上および開孔の内部に第１導電層を形成する
。さらに、第１導電層の表面上に所定の膜厚を有する第
２絶縁層を形成する。
面に達する開孔を有する第１絶縁層を形成する。第１絶
縁層の表面上および開孔の内部に第１導電層を形成する
。さらに、第１導電層の表面上に所定の膜厚を有する第
２絶縁層を形成する。
そして、第２絶縁層をパターニングし、第１と第２のキ
ャパシタの分離領域にのみほぼ鉛直な側壁面を有する第
２絶縁層からなるキャパシタ分離層を形成する。さらに
、第１導電層の表面上およびキャパシタ分離層の上部表
面上および側部表面上に第２導電層を形成する。その後
、キャパシタ分離層の上部表面上に形成された第２導電
層を選択的に除去する。そして、キャパシタ分離層およ
びキャパシタ分離層の下部に付着する第１導電層の一部
を除去した後、第２導電層の表面上に誘電体層を形成す
る。さらに、誘電体層の表面上に第３導電層を特徴する 請求項７に係る半導体記憶装置の製造方法においては、
請求項５に係る製造方法におけるキャパシタ分離層の形
成工程が以下のような工程により行なわれる。まず、半
導体基板の主表面上に第１絶縁層を形成する。そして、
第１絶縁層の表面上に第２絶縁層を形成し、所定形状の
マスクを用いて第２絶縁層をエツチングすることにより
半導体基板の主表面に対して傾斜した側面を有する第２
絶縁層からなるキャパシタ層を特徴する請求項８に係る
半導体記憶装置の製造方法は、請求項６に係る製造方法
におけるキャパシタ分離層の形成工程が以下の工程より
構成される。
ャパシタの分離領域にのみほぼ鉛直な側壁面を有する第
２絶縁層からなるキャパシタ分離層を形成する。さらに
、第１導電層の表面上およびキャパシタ分離層の上部表
面上および側部表面上に第２導電層を形成する。その後
、キャパシタ分離層の上部表面上に形成された第２導電
層を選択的に除去する。そして、キャパシタ分離層およ
びキャパシタ分離層の下部に付着する第１導電層の一部
を除去した後、第２導電層の表面上に誘電体層を形成す
る。さらに、誘電体層の表面上に第３導電層を特徴する 請求項７に係る半導体記憶装置の製造方法においては、
請求項５に係る製造方法におけるキャパシタ分離層の形
成工程が以下のような工程により行なわれる。まず、半
導体基板の主表面上に第１絶縁層を形成する。そして、
第１絶縁層の表面上に第２絶縁層を形成し、所定形状の
マスクを用いて第２絶縁層をエツチングすることにより
半導体基板の主表面に対して傾斜した側面を有する第２
絶縁層からなるキャパシタ層を特徴する請求項８に係る
半導体記憶装置の製造方法は、請求項６に係る製造方法
におけるキャパシタ分離層の形成工程が以下の工程より
構成される。
まず、半導体基板の主表面上に第１絶縁層を形成する。
さらに、第１絶縁層の表面上にエツチングストップ層を
形成する。そして、エツチングストップ層の表面上に第
２絶縁層を形成し、所定形状のマスクを用いて第２絶縁
層をエツチングすることにより第１と第２のキャパシタ
の分離領域上に半導体基板の主表面に対して傾斜した側
面を有する第２絶縁層からなるキャパシタ分離層を形成
する。
形成する。そして、エツチングストップ層の表面上に第
２絶縁層を形成し、所定形状のマスクを用いて第２絶縁
層をエツチングすることにより第１と第２のキャパシタ
の分離領域上に半導体基板の主表面に対して傾斜した側
面を有する第２絶縁層からなるキャパシタ分離層を形成
する。
［作用コ
請求項１にかかる発明においては、キャパシタの第１電
極の第２の部分は、相対的に平坦に形成された第１の部
分の最外周部から斜め上方に延びて形成されている。こ
の第２の部分を第１の部分の最外周に沿ってかつ斜め上
方に形成することにより、第２の部分の内外表面の面積
が拡大され第２の部分の有効容量領域が増大する。これ
によりキャパシタの平面占有面積を減少してもなおかつ
キャパシタの容量の確保あるいは増大が可能となる。
極の第２の部分は、相対的に平坦に形成された第１の部
分の最外周部から斜め上方に延びて形成されている。こ
の第２の部分を第１の部分の最外周に沿ってかつ斜め上
方に形成することにより、第２の部分の内外表面の面積
が拡大され第２の部分の有効容量領域が増大する。これ
によりキャパシタの平面占有面積を減少してもなおかつ
キャパシタの容量の確保あるいは増大が可能となる。
請求項２に係る発明においては、キャパシタの第１電極
層の第２の部分の膜厚は薄く形成されている。これによ
って、第２の部分の鉛直な内周壁面の面積が増大し、キ
ャパシタ容量の増大が図れる。また、第１電極の第１の
部分の膜厚は厚く形成されることにより、電極層として
の抵抗を低減し、キャパシタの応答性の低下を特徴する
請求項３にかかる発明においては、キャパシタの下部電
極をビット線の上方に延在して配置することにより、互
いに隣接するメモリセルのキャパシタ間にビット線コン
タクトが配置されるのを防止している。これにより互い
に隣接するキャパシタ間の分離領域を微小化し、素子構
造の縮小化、あるいはキャパシタの平面占有面積の増大
を図ることができる。
層の第２の部分の膜厚は薄く形成されている。これによ
って、第２の部分の鉛直な内周壁面の面積が増大し、キ
ャパシタ容量の増大が図れる。また、第１電極の第１の
部分の膜厚は厚く形成されることにより、電極層として
の抵抗を低減し、キャパシタの応答性の低下を特徴する
請求項３にかかる発明においては、キャパシタの下部電
極をビット線の上方に延在して配置することにより、互
いに隣接するメモリセルのキャパシタ間にビット線コン
タクトが配置されるのを防止している。これにより互い
に隣接するキャパシタ間の分離領域を微小化し、素子構
造の縮小化、あるいはキャパシタの平面占有面積の増大
を図ることができる。
請求項４および請求項７にかかる発明においては、互い
に隣接するキャパシタ間の分離領域に相当する領域にキ
ャパシタ分離層を形成し、このキャパシタ分離層の側壁
等を利用することによりキャパシタの下部電極の一体成
形を可能としている。
に隣接するキャパシタ間の分離領域に相当する領域にキ
ャパシタ分離層を形成し、このキャパシタ分離層の側壁
等を利用することによりキャパシタの下部電極の一体成
形を可能としている。
さらに、請求項５および請求項８にかかる発明において
は、絶縁層とキャパシタ分離層との間にエツチングスト
ップ層を形成することにより、キャパシタ分離層の形成
に用いられるエッチバック時の終点検出精度を向上させ
ている。
は、絶縁層とキャパシタ分離層との間にエツチングスト
ップ層を形成することにより、キャパシタ分離層の形成
に用いられるエッチバック時の終点検出精度を向上させ
ている。
請求項６に係る発明においては、第１導電層の表面上の
所定位置にパターニングされたキャパシタ分離層を形成
し、このキャパシタ分離層の表面を利用してキャパシタ
の第１電極層の第２の部分が位置決めされて形成される
。さらに、キャパシタ分離層を除去した後、このキャパ
シタ分離層に覆われていた第１導電層の領域のみが選択
的に除去されることにより、互いに隣接するキャパシタ
の第１電極層が分離して形成される。したがって、１回
のりソゲラフイエ程により第１電極層が自己整合的に形
成され、工程の簡略化が図れる。
所定位置にパターニングされたキャパシタ分離層を形成
し、このキャパシタ分離層の表面を利用してキャパシタ
の第１電極層の第２の部分が位置決めされて形成される
。さらに、キャパシタ分離層を除去した後、このキャパ
シタ分離層に覆われていた第１導電層の領域のみが選択
的に除去されることにより、互いに隣接するキャパシタ
の第１電極層が分離して形成される。したがって、１回
のりソゲラフイエ程により第１電極層が自己整合的に形
成され、工程の簡略化が図れる。
［実施例］
以下、この発明の一実施例を図を用いて詳細に説明する
。
。
第１図は、この発明の第１の実施例によるＤＲＡＭのメ
モリセルアレイの平面構造図であり、第２図は、第１図
中の切断線■−Ｈに沿った方向からの断面構造図である
。まず、主に第１図を参照して、シリコン基板１表面に
は行方向に平行に延びた複数のワード線４ ａ ｓ ４
ｂ ｓ ４ ｃ −、４ｄと、列方向に互いに平行に
延びた複数のビット線１５．１５．１５、およびワード
線とビット線との交差部近傍に配置された複数のメモリ
セルＭＣか形成されている。第１図および第２図を参照
して、メモリセルは１つのトランスファゲートトランジ
スタ３と１つのキャパシタ１０とから構成される。
モリセルアレイの平面構造図であり、第２図は、第１図
中の切断線■−Ｈに沿った方向からの断面構造図である
。まず、主に第１図を参照して、シリコン基板１表面に
は行方向に平行に延びた複数のワード線４ ａ ｓ ４
ｂ ｓ ４ ｃ −、４ｄと、列方向に互いに平行に
延びた複数のビット線１５．１５．１５、およびワード
線とビット線との交差部近傍に配置された複数のメモリ
セルＭＣか形成されている。第１図および第２図を参照
して、メモリセルは１つのトランスファゲートトランジ
スタ３と１つのキャパシタ１０とから構成される。
トランスファゲートトランジスタ３はシリコン基板１表
面に形成された１対のソース・ドレイン領域６．６と、
ソース・ドレイン領域６．６の間に位置するシリコン基
板１の表面上にゲート絶縁膜５を介して形成されたゲー
ト電極（ワード線）４ｂ、４ｃとを備える。ゲート電極
４ ｂ ％ ４ ｃの周囲は絶縁層２２によって覆われ
ている。さらに、トランスファゲートトランジスタ３が
形成されたシリコン基板１表面上は厚い層間絶縁層２０
が形成されている。層間絶縁層２０の所定領域にはトラ
ンスファゲートトランジスタ３の一方のソース・トレイ
ン領域６に到達するコンタクトホール１４が形成されて
いる。
面に形成された１対のソース・ドレイン領域６．６と、
ソース・ドレイン領域６．６の間に位置するシリコン基
板１の表面上にゲート絶縁膜５を介して形成されたゲー
ト電極（ワード線）４ｂ、４ｃとを備える。ゲート電極
４ ｂ ％ ４ ｃの周囲は絶縁層２２によって覆われ
ている。さらに、トランスファゲートトランジスタ３が
形成されたシリコン基板１表面上は厚い層間絶縁層２０
が形成されている。層間絶縁層２０の所定領域にはトラ
ンスファゲートトランジスタ３の一方のソース・トレイ
ン領域６に到達するコンタクトホール１４が形成されて
いる。
キャパシタ１０は下部電極（ストレージノード）１１と
、誘電体層１２および上部電極（セルプレー４）１３の
積層構造から構成される。下部電極１１はコンタクトホ
ール１４の内部表面上および層間絶縁層２０の表面上に
形成された窒化膜２１の表面上に接して形成されたベー
ス部分（第１の部分）１１ａと、このベース部分１１ａ
の最外周に沿って鉛直上方に延びて形成された立壁部分
（第２の部分）１１ｂの２つの部分からなる。なお、こ
のベース部分１１ａと立壁部分１１ｂは不純物が導入さ
れた多結晶シリコン層により一体的に形成されている。
、誘電体層１２および上部電極（セルプレー４）１３の
積層構造から構成される。下部電極１１はコンタクトホ
ール１４の内部表面上および層間絶縁層２０の表面上に
形成された窒化膜２１の表面上に接して形成されたベー
ス部分（第１の部分）１１ａと、このベース部分１１ａ
の最外周に沿って鉛直上方に延びて形成された立壁部分
（第２の部分）１１ｂの２つの部分からなる。なお、こ
のベース部分１１ａと立壁部分１１ｂは不純物が導入さ
れた多結晶シリコン層により一体的に形成されている。
下部電極１１の表面上には誘電体層１２が形成されてい
る。特に、誘電体層１２は下部電極１１の立壁部分１１
ｂの内側面および外側面の両面を覆うように形成されて
いる。したがって、この下部電極１１の立壁部分１１ｂ
は内外側面の両方とも容量部分を構成する。誘電体層１
２としては酸化膜、窒化膜あるいは酸化膜と窒化膜の複
合膜あるいは金属酸化膜なとか用いられる。誘電体層１
２の表面上には上部電極１３が形成される。上部電極１
３はメモリセルアレイのほぼ全面を覆うように形成され
る。また、上部電極１３は不純物が導入された多結晶シ
リコンあるいは高融点金属などの金属層などが用いられ
る。
る。特に、誘電体層１２は下部電極１１の立壁部分１１
ｂの内側面および外側面の両面を覆うように形成されて
いる。したがって、この下部電極１１の立壁部分１１ｂ
は内外側面の両方とも容量部分を構成する。誘電体層１
２としては酸化膜、窒化膜あるいは酸化膜と窒化膜の複
合膜あるいは金属酸化膜なとか用いられる。誘電体層１
２の表面上には上部電極１３が形成される。上部電極１
３はメモリセルアレイのほぼ全面を覆うように形成され
る。また、上部電極１３は不純物が導入された多結晶シ
リコンあるいは高融点金属などの金属層などが用いられ
る。
上部電極１３の表面上は絶縁層２３によって覆われる。
そして、絶縁層２３表面上には所定形状の配線層２４．
２４が形成される。
２４が形成される。
トランスファゲートトランジスタ３の一方側のソース・
ドレイン領域６にはビット線１５が接続されている。ビ
ット線１５はキャパシタ１０の下部電極１１の立壁部分
１１ｂやベース部分１１ａの主要部よりも低い位置に形
成されている。再び第１図を参照して、ビット線１５は
ビット線コンタクト部１６においてその線幅が部分的に
大きく形成されている。また、トランスファゲートトラ
ンジスタ３のソース・ドレイン領域６の一方側はビット
線１５とコンタクトされる領域においてビット線１５の
下部領域にまで延在している。そして、この延在したソ
ース・ドレイン領域６と線幅が拡大されたビット線１５
のコンタクト部１６によってビット線とのコンタクトが
形成されている。
ドレイン領域６にはビット線１５が接続されている。ビ
ット線１５はキャパシタ１０の下部電極１１の立壁部分
１１ｂやベース部分１１ａの主要部よりも低い位置に形
成されている。再び第１図を参照して、ビット線１５は
ビット線コンタクト部１６においてその線幅が部分的に
大きく形成されている。また、トランスファゲートトラ
ンジスタ３のソース・ドレイン領域６の一方側はビット
線１５とコンタクトされる領域においてビット線１５の
下部領域にまで延在している。そして、この延在したソ
ース・ドレイン領域６と線幅が拡大されたビット線１５
のコンタクト部１６によってビット線とのコンタクトが
形成されている。
このように、ソース・ドレイン領域６とビット線１５と
のコンタクト部を相互に延長することによりコンタクト
を形成しているため、ビット線１５とトランスファゲー
トトランジスタの１対の不純物領域６．６は互いに平行
に構成することができる。
のコンタクト部を相互に延長することによりコンタクト
を形成しているため、ビット線１５とトランスファゲー
トトランジスタの１対の不純物領域６．６は互いに平行
に構成することができる。
また、第２図を参照して、互いに隣接するキャパシタ１
０．１０の間の分離領域１８は可能な限り狭く構成する
ことができる。言換えると、キャパシタ１０の下部電極
１１のベース部分１１ａの平面領域を拡大することが可
能となる。したかって、下部電極のベース部分１１ａの
平面占有面積が拡大し、さらにその最外周に位置する立
壁部分１１ｂの周長さも拡大することによりキャパシタ
１０全体のキャパシタ容量が増大する。なお、第１図に
示されるように、キャパシタ１０の平面形状は長方形状
に図示されているか、これは模式的な表現にすぎず、実
際には長方形の角か丸まった長楕円形あるいは円筒形に
形成される。
０．１０の間の分離領域１８は可能な限り狭く構成する
ことができる。言換えると、キャパシタ１０の下部電極
１１のベース部分１１ａの平面領域を拡大することが可
能となる。したかって、下部電極のベース部分１１ａの
平面占有面積が拡大し、さらにその最外周に位置する立
壁部分１１ｂの周長さも拡大することによりキャパシタ
１０全体のキャパシタ容量が増大する。なお、第１図に
示されるように、キャパシタ１０の平面形状は長方形状
に図示されているか、これは模式的な表現にすぎず、実
際には長方形の角か丸まった長楕円形あるいは円筒形に
形成される。
次に、第３Ａ図ないし第３Ｍ図を用いて第２図に示され
るメモリセルの断面構造の製造工程について説明する。
るメモリセルの断面構造の製造工程について説明する。
まず、第３Ａ図に示すように、シリコン基板１の主表面
上の所定領域にフィールド酸化膜２およびチャネルスト
ップ領域（図示せず）が形成される。さらに、シリコン
基板１の表面に熱酸化膜５、ＣＶＤ法による多結晶シリ
コン層４および酸化膜２２ａが順次形成される。
上の所定領域にフィールド酸化膜２およびチャネルスト
ップ領域（図示せず）が形成される。さらに、シリコン
基板１の表面に熱酸化膜５、ＣＶＤ法による多結晶シリ
コン層４および酸化膜２２ａが順次形成される。
次に、第３Ｂ図に示すように、フォトリソグラフィおよ
びエツチング法を用いてワード線４ａ。
びエツチング法を用いてワード線４ａ。
４ｂ、４ｃ、４ｄが形成される。ワード線４ａ〜４ｄの
表面上にはパターニングされた酸化膜２２ａが残余して
いる。
表面上にはパターニングされた酸化膜２２ａが残余して
いる。
さらに、第３Ｃ図に示すように、ＣＶＤ法を用いてシリ
コン基板１上の全面に酸化膜２２ｂを堆積する。
コン基板１上の全面に酸化膜２２ｂを堆積する。
さらに、第３Ｄ図に示すように、酸化膜２２ｂに対して
異方性エツチングを施すことにより、ワード線４ａ〜４
ｄの周囲に酸化膜の絶縁層２２を形成する。そして、絶
縁層２２に覆われたワード線４ａ〜４ｄをマスクとして
シリコン基板１表面に不純物イオン３０をイオン注入し
、トランスファゲートトランジスタのソース・ドレイン
領域６．６を形成する。
異方性エツチングを施すことにより、ワード線４ａ〜４
ｄの周囲に酸化膜の絶縁層２２を形成する。そして、絶
縁層２２に覆われたワード線４ａ〜４ｄをマスクとして
シリコン基板１表面に不純物イオン３０をイオン注入し
、トランスファゲートトランジスタのソース・ドレイン
領域６．６を形成する。
さらに、第３Ｅ図に示すように、シリコン基板１表面上
に導電層、たとえばドープトポリシリコン層あるいは金
属層、さらには金属シリサイド層等を形成し、所定の形
状にパターニングする。これによりビット線１５および
ビット線コンタクト１６が形成される。
に導電層、たとえばドープトポリシリコン層あるいは金
属層、さらには金属シリサイド層等を形成し、所定の形
状にパターニングする。これによりビット線１５および
ビット線コンタクト１６が形成される。
次に、第３Ｆ図に示すように、シリコン基板１表面上に
層間絶縁膜２０を形成する。さらに、層間絶縁膜２０上
にたとえば膜厚１００Å以上の窒化膜２１を形成する。
層間絶縁膜２０を形成する。さらに、層間絶縁膜２０上
にたとえば膜厚１００Å以上の窒化膜２１を形成する。
さらに窒化膜２１の表面上にたとえば膜厚５０００Å以
上の酸化膜３１ａを形成する。この酸化膜３１ａの膜厚
は後工程においてキャパシタ１０の下部電極１１の立壁
部分１１ｂの高さを規定する。したかって、この膜厚は
製品としてのＤＲＡＭのキャパシタ容量の設定値により
変動する。また、この窒化膜２１および酸化膜３１ａの
組合わせは、両者のエツチングに対する選択比が異なる
ような材料の組合わせて選ばれている。
上の酸化膜３１ａを形成する。この酸化膜３１ａの膜厚
は後工程においてキャパシタ１０の下部電極１１の立壁
部分１１ｂの高さを規定する。したかって、この膜厚は
製品としてのＤＲＡＭのキャパシタ容量の設定値により
変動する。また、この窒化膜２１および酸化膜３１ａの
組合わせは、両者のエツチングに対する選択比が異なる
ような材料の組合わせて選ばれている。
さらに、第３Ｇ図に示すように、酸化膜３１ａをエツチ
ング法を用いてパターニングし、互いに隣接するキャパ
シタ間を分離するためのキャパシタ分離層３１を形成す
る。このエツチング工程において、窒化膜２１は酸化膜
３１に対して異なるエツチング速度を有する。したがっ
て、窒化膜２１の表面までエツチングが進行した際、エ
ツチング速度が低下する。この機を捉えて酸化膜３１ａ
のエツチングを終了させる。また、このエツチングにお
いては、キャパシタ分離層３１とし、て残余する領域が
エツチング除去する領域に比べて微細である。エツチン
グ技術においては、微細な孔あけあるいは溝掘り成形に
ついては微細加工上の技術的限界があるが、このような
残余部分を微細にする場合にはそのような技術的限界が
少ない。このためにキャパシタ分離層３１の幅を微細加
工することが可能であり、最終的にはキャパシタ間の分
離幅を微細にすることが可能となる。
ング法を用いてパターニングし、互いに隣接するキャパ
シタ間を分離するためのキャパシタ分離層３１を形成す
る。このエツチング工程において、窒化膜２１は酸化膜
３１に対して異なるエツチング速度を有する。したがっ
て、窒化膜２１の表面までエツチングが進行した際、エ
ツチング速度が低下する。この機を捉えて酸化膜３１ａ
のエツチングを終了させる。また、このエツチングにお
いては、キャパシタ分離層３１とし、て残余する領域が
エツチング除去する領域に比べて微細である。エツチン
グ技術においては、微細な孔あけあるいは溝掘り成形に
ついては微細加工上の技術的限界があるが、このような
残余部分を微細にする場合にはそのような技術的限界が
少ない。このためにキャパシタ分離層３１の幅を微細加
工することが可能であり、最終的にはキャパシタ間の分
離幅を微細にすることが可能となる。
さらに、第３Ｈ図に示すように、フォトリソグラフィお
よびエツチング法を用いてソース・ドレイン領域６に到
達するコンタクトホール１４．１４を形成する。
よびエツチング法を用いてソース・ドレイン領域６に到
達するコンタクトホール１４．１４を形成する。
さらに、第３１図に示すように、ＣＶＤ法を用いて多結
晶シリコン層１１０をコンタクトホール１４の内部表面
、窒化膜２１の表面上およびキャパシタ分離層３１の表
面上に堆積する。そして、多結晶シリコン層１１０の表
面上にレジスト（エッチバック層）３２を厚く塗布する
。
晶シリコン層１１０をコンタクトホール１４の内部表面
、窒化膜２１の表面上およびキャパシタ分離層３１の表
面上に堆積する。そして、多結晶シリコン層１１０の表
面上にレジスト（エッチバック層）３２を厚く塗布する
。
さらに、第３Ｊ図に示すように、レジスト３２をエッチ
バックし、多結晶シリコン層１１０の一部を露出させる
。
バックし、多結晶シリコン層１１０の一部を露出させる
。
さらに、第３に図に示すように、露出した多結晶シリコ
ン層１１０表面を異方性エツチングなとを用いて選択的
に除去する。これによりキャパシタ分離層３１の表面上
において多結晶シリコン層１１０が分離され、各々キャ
パシタの下部電極１１が形成される。
ン層１１０表面を異方性エツチングなとを用いて選択的
に除去する。これによりキャパシタ分離層３１の表面上
において多結晶シリコン層１１０が分離され、各々キャ
パシタの下部電極１１が形成される。
さらに、第３Ｌ図に示すように、レジスト３２をエツチ
ング除去し、さらにキャパシタ分離層３１をフッ酸など
で除去する。そして、下部電極１１の表面にたとえば窒
化膜などの誘電体層１２を形成する。
ング除去し、さらにキャパシタ分離層３１をフッ酸など
で除去する。そして、下部電極１１の表面にたとえば窒
化膜などの誘電体層１２を形成する。
そして、第３Ｍ図に示すように、誘電体層１２の表面上
にＣＶＤ法を用いて多結晶シリコン層などの上部電極１
３を形成する。その後、絶縁層２３および配線層２４な
どを形成してＤＲＡＭのメモリセルの製造工程か完了す
る。
にＣＶＤ法を用いて多結晶シリコン層などの上部電極１
３を形成する。その後、絶縁層２３および配線層２４な
どを形成してＤＲＡＭのメモリセルの製造工程か完了す
る。
次に、この発明の第２の実施例によるＤＲＡＭのメモリ
セルについて説明する。第４図は、第１の実施例を示し
た第２図に相当するメモリセルの断面構造図である。第
４図を参照して、策２の実施例の特徴点は、層間絶縁層
２００表面上に形成されるエツチングストップ層として
多結晶シリコン層２５を用いたことである。この多結晶
シリコン層２５は後述する製造工程においてオーバエツ
チングを防止するために使用されるものであるか、完成
後は、キャパシタの下部電極１１と一体となり下部電極
１１を構成する。
セルについて説明する。第４図は、第１の実施例を示し
た第２図に相当するメモリセルの断面構造図である。第
４図を参照して、策２の実施例の特徴点は、層間絶縁層
２００表面上に形成されるエツチングストップ層として
多結晶シリコン層２５を用いたことである。この多結晶
シリコン層２５は後述する製造工程においてオーバエツ
チングを防止するために使用されるものであるか、完成
後は、キャパシタの下部電極１１と一体となり下部電極
１１を構成する。
次に、第４図に示されるＤＲＡＭのメモリセルの製造工
程にについて説明する。なお、この第２の実施例による
メモリセルの製造工程は第３八図ないし第３Ｍ図に示さ
れた第１の実施例によるＤＲＡ Ｍのメモリセルの製造
工程と多く重複するため、ここでは特徴的な製造工程に
ついてのみ説明し、他の説明は第１の実施例を参照する
こととしてその記載を省略する。まず、第５Ａ図（第３
Ｆ図に対応）に示すように、層間絶縁層２０の表面上に
ＣＶＤ法を用いて多結晶シリコン層２５を堆積する。さ
らに、その表面上に酸化膜３１ａを形成する。この多結
晶シリコン層２５はその上層に形成される酸化膜３１ａ
に対して大きなエツチング選択比を有する。
程にについて説明する。なお、この第２の実施例による
メモリセルの製造工程は第３八図ないし第３Ｍ図に示さ
れた第１の実施例によるＤＲＡ Ｍのメモリセルの製造
工程と多く重複するため、ここでは特徴的な製造工程に
ついてのみ説明し、他の説明は第１の実施例を参照する
こととしてその記載を省略する。まず、第５Ａ図（第３
Ｆ図に対応）に示すように、層間絶縁層２０の表面上に
ＣＶＤ法を用いて多結晶シリコン層２５を堆積する。さ
らに、その表面上に酸化膜３１ａを形成する。この多結
晶シリコン層２５はその上層に形成される酸化膜３１ａ
に対して大きなエツチング選択比を有する。
次に第５Ｂ図（第３Ｇ図に対応）に示すように、酸化膜
３１ａを選択的にエツチングし、キャパシタ分離層３１
を形成する。このとき、多結晶シリコン層２５は酸化膜
３１ａのエツチング終点検出に利用され、下層の層間絶
縁層２０かオーバエツチングされるのを防止する。
３１ａを選択的にエツチングし、キャパシタ分離層３１
を形成する。このとき、多結晶シリコン層２５は酸化膜
３１ａのエツチング終点検出に利用され、下層の層間絶
縁層２０かオーバエツチングされるのを防止する。
さらに、第５Ｃ図（第３Ｈ図に対応）に示すように、フ
ォトリソグラフィ法およびエツチング法を用いて多結晶
シリコン層２５および層間絶縁層２０中にソース・ドレ
イン領域６．６に達するコンタクトホール１４を形成す
る。
ォトリソグラフィ法およびエツチング法を用いて多結晶
シリコン層２５および層間絶縁層２０中にソース・ドレ
イン領域６．６に達するコンタクトホール１４を形成す
る。
また、第５Ｄ図（第３１図に対応）に示すように、コン
タクトホール１４の内部表面、多結晶シリコン層２５表
面上およびキャパシタ分離層３１表面上に多結晶シリコ
ン層１１０を堆積する。そして、多結晶シリコン層１１
０の表面上にレジスト３２を厚く塗布する。
タクトホール１４の内部表面、多結晶シリコン層２５表
面上およびキャパシタ分離層３１表面上に多結晶シリコ
ン層１１０を堆積する。そして、多結晶シリコン層１１
０の表面上にレジスト３２を厚く塗布する。
さらに、第５Ｅ図（第３Ｊ図に対応）に示すように、レ
ジスト３２をエッチバックし、多結晶シリコン層１１０
の表面を露出させる。
ジスト３２をエッチバックし、多結晶シリコン層１１０
の表面を露出させる。
さらに、第５Ｆ図（第３に図に対応）に示すように、露
出した多結晶シリコン層１１０の表面を選択的に除去す
る。これにより、キャパシタ分離層３１表面上の多結晶
ンリコン層１１０か除去され、互いに独立したキャパシ
タの下部電極１１．１１が形成される。
出した多結晶シリコン層１１０の表面を選択的に除去す
る。これにより、キャパシタ分離層３１表面上の多結晶
ンリコン層１１０か除去され、互いに独立したキャパシ
タの下部電極１１．１１が形成される。
さらに、第５Ｇ図に示すように、キャパシタ分離層３１
およびこのキャパシタ分離層３１の下部に位置する多結
晶シリコン層２５を選択的に除去する。これによって互
いに隣接するキャパシタの下部電極１１．１１間は絶縁
分離される。
およびこのキャパシタ分離層３１の下部に位置する多結
晶シリコン層２５を選択的に除去する。これによって互
いに隣接するキャパシタの下部電極１１．１１間は絶縁
分離される。
その後、第５Ｈ図に示すようにパターニングされた下部
電極１１の表面上に誘電体層１２が形成される。
電極１１の表面上に誘電体層１２が形成される。
なお、上記第１および第２の実施例においては、エッチ
バック層としてレジスト３２を用いた場合について示し
たが、これに隔室されるものではなく、たとえばＣＶＤ
シリコン酸化膜などを用いても同様の効果を奏すること
ができる。
バック層としてレジスト３２を用いた場合について示し
たが、これに隔室されるものではなく、たとえばＣＶＤ
シリコン酸化膜などを用いても同様の効果を奏すること
ができる。
さらに、この発明の第３の実施例によるＤＲＡＭのメモ
リセルについて説明する。第６図は、第１の実施例を示
す第２図に相当するメモリセルの断面構造図である。
リセルについて説明する。第６図は、第１の実施例を示
す第２図に相当するメモリセルの断面構造図である。
第６図を参照して、第３の実施例の特徴点は、キャパシ
タ１０の下部電極１１の立壁部分１１ｂが基板主表面に
対して斜め方向に延びて形成されていることである。具
体的には、立壁１１ｂは中空の耕種円柱状あるいは中空
の斜円柱状さらには中空の斜角柱状に形成されている。
タ１０の下部電極１１の立壁部分１１ｂが基板主表面に
対して斜め方向に延びて形成されていることである。具
体的には、立壁１１ｂは中空の耕種円柱状あるいは中空
の斜円柱状さらには中空の斜角柱状に形成されている。
そして、傾斜した立壁部分１１ｂの内側表面も外側表面
も容量部分として利用される。仮に、下部電極１１の立
壁部分１１ｂの基板主表面に垂直な方向の高さを一定と
すると、第３の実施例のキャパシタの立壁部分１１ｂは
傾斜表面を有することにより第１実施例の立壁部分１１
ｂに比べて表面積が増大している。なお、立壁部分１１
ｂの傾斜方向および角度は、下記に述べる製造プロセス
において任意に制御可能である。
も容量部分として利用される。仮に、下部電極１１の立
壁部分１１ｂの基板主表面に垂直な方向の高さを一定と
すると、第３の実施例のキャパシタの立壁部分１１ｂは
傾斜表面を有することにより第１実施例の立壁部分１１
ｂに比べて表面積が増大している。なお、立壁部分１１
ｂの傾斜方向および角度は、下記に述べる製造プロセス
において任意に制御可能である。
次に、第６図に示されるＤ ＲＡ Ｍのメモリセルの製
造工程について説明する。なお、この第３の実施例の製
造工程は第３Ａ図ないし第３Ｍ図に示された第１の実施
例によるＤＲＡＭのメモリセルの製造工程と多くの部分
で重複するため、ここでは特徴的な製造工程についての
み説明し、他の説明は第１の実施例を参照することとし
てその記載を省略する。
造工程について説明する。なお、この第３の実施例の製
造工程は第３Ａ図ないし第３Ｍ図に示された第１の実施
例によるＤＲＡＭのメモリセルの製造工程と多くの部分
で重複するため、ここでは特徴的な製造工程についての
み説明し、他の説明は第１の実施例を参照することとし
てその記載を省略する。
まず、第７Ａ図（第３Ｆ図に対応）に示すように、層間
絶縁層２０の表面上にＣＶＤ法を用いて多結晶シリコン
層２５を堆積する。さらに、その表面上に酸化膜３１ａ
を形成する。この多結晶シリコン層２５はその上層に形
成される酸化膜３１ａに対して大きなエツチング選択比
を有する。
絶縁層２０の表面上にＣＶＤ法を用いて多結晶シリコン
層２５を堆積する。さらに、その表面上に酸化膜３１ａ
を形成する。この多結晶シリコン層２５はその上層に形
成される酸化膜３１ａに対して大きなエツチング選択比
を有する。
次に、第７Ｂ図（第３Ｇ図に対応）に示すように、酸化
膜３１ａを選択的にエツチングし、基板表面に対して傾
斜したキャパシタ分離層３１を形成する。エツチング方
法として、たとえばプラズマエツチングが用いられる。
膜３１ａを選択的にエツチングし、基板表面に対して傾
斜したキャパシタ分離層３１を形成する。エツチング方
法として、たとえばプラズマエツチングが用いられる。
プラズマ中のイオン飛来方向に対して基板の主表面を傾
けて半導体基板を支持する。この状態で酸化膜３１ａを
エツチングすると、キャパシタ分離層３１を基板主表面
に対して任意の方向および角度に傾けて形成することか
できる。この傾斜方向および角度は下部電極の立壁部分
１１ｂの傾斜表面積が最大となるように設定する。
けて半導体基板を支持する。この状態で酸化膜３１ａを
エツチングすると、キャパシタ分離層３１を基板主表面
に対して任意の方向および角度に傾けて形成することか
できる。この傾斜方向および角度は下部電極の立壁部分
１１ｂの傾斜表面積が最大となるように設定する。
さらに、第７Ｃ図（第３Ｈ図に対応）に示すように、フ
ォトリソグラフィ法およびエツチング法を用いて多結晶
シリコン層２５および層間絶縁層２０中にソース・ドレ
イン領域６．６に達するコンタクトホール１４を形成す
る。
ォトリソグラフィ法およびエツチング法を用いて多結晶
シリコン層２５および層間絶縁層２０中にソース・ドレ
イン領域６．６に達するコンタクトホール１４を形成す
る。
また、第７Ｄ図（第３■図に対応）に示すように、コン
タクトホール１４の内部表面、多結晶シリコン層２５表
面上および傾斜した側部表面を有するキャパシタ分離層
３１表面上に多結晶シリコン層１１０を堆積する。そし
て、多結晶シリコン層１１０の表面上にレジスト３２を
厚く塗布する。
タクトホール１４の内部表面、多結晶シリコン層２５表
面上および傾斜した側部表面を有するキャパシタ分離層
３１表面上に多結晶シリコン層１１０を堆積する。そし
て、多結晶シリコン層１１０の表面上にレジスト３２を
厚く塗布する。
さらに、第７Ｅ図（第３Ｊ図に対応）に示すように、レ
ジスト３２をエッチバックし、多結晶シリコン層１１０
の表面を露出させる。
ジスト３２をエッチバックし、多結晶シリコン層１１０
の表面を露出させる。
さらに、第７Ｆ図（第３に図に対応）に示すように、露
出した多結晶シリコン層１１０の表面を選択的に除去す
る。これにより、キャパシタ分離層３１表面上の多結晶
シリコン層１１０か除去され、互いに独立したキャパシ
タの下部電極１１．１１が形成される。
出した多結晶シリコン層１１０の表面を選択的に除去す
る。これにより、キャパシタ分離層３１表面上の多結晶
シリコン層１１０か除去され、互いに独立したキャパシ
タの下部電極１１．１１が形成される。
その後、第３Ｌ図および第３Ｍ図と同等の工程を経て第
６図に示されるメモリセルが完成する。
６図に示されるメモリセルが完成する。
なお、上記の実施例においても、層間絶縁層２０の表面
上に多結晶シリコン層２５を形成する代わりに窒化膜を
形成してもよい。
上に多結晶シリコン層２５を形成する代わりに窒化膜を
形成してもよい。
次に、この発明の第４の実施例について説明する。第８
図は、第４の実施例におけるメモリセルアレイの平面構
造図であり、第９図は、第８図中における切断線■−■
に沿った方向からの断面構造図である。両図を参照して
、第３の実施例によるメモリセルの構造的な特徴点は、
キャパシタ１０の下部電極１１のベース部分１１ａと立
壁部分１１ｂとでその膜厚が互いに異なることである。
図は、第４の実施例におけるメモリセルアレイの平面構
造図であり、第９図は、第８図中における切断線■−■
に沿った方向からの断面構造図である。両図を参照して
、第３の実施例によるメモリセルの構造的な特徴点は、
キャパシタ１０の下部電極１１のベース部分１１ａと立
壁部分１１ｂとでその膜厚が互いに異なることである。
下部電極１１のベース部分１１ａの膜厚ｔ１は主に電極
層としての抵抗を低減し得るように、相対的に厚く形成
されている。−例としては約２０００Ａ程度の膜厚に形
成される。キャパシタ３の下部電極１１の立壁部分１１
ｂの膜厚ｔ２は２つの要因を考慮して定められる。第１
の点は、下部電極１１の立壁部分１１ｂの内周径りをで
きる限り大きくし、内周壁面の面積を増大し得るように
可能な限り薄くすることである。第２の点は、逆に動作
時にこの立壁部分１１ｂに広がる空乏層の影響によって
立壁部分１１ｂが高抵抗化し、容量領域として機能しな
くならない程度に膜厚を確保することである。−例とし
て５００人程程度形成される。また、この立壁部分１１
ｂは第１および第２の実施例と同様にベース部分１１ａ
の最外周部と面一となり鉛直上方に突出している。なお
、第６図において第１電極層１１は長方形状に示されて
いるが、実際には四隅が丸みを帯びた形状、あるいは楕
円形状さらには円筒形状に形成されてもよい。
層としての抵抗を低減し得るように、相対的に厚く形成
されている。−例としては約２０００Ａ程度の膜厚に形
成される。キャパシタ３の下部電極１１の立壁部分１１
ｂの膜厚ｔ２は２つの要因を考慮して定められる。第１
の点は、下部電極１１の立壁部分１１ｂの内周径りをで
きる限り大きくし、内周壁面の面積を増大し得るように
可能な限り薄くすることである。第２の点は、逆に動作
時にこの立壁部分１１ｂに広がる空乏層の影響によって
立壁部分１１ｂが高抵抗化し、容量領域として機能しな
くならない程度に膜厚を確保することである。−例とし
て５００人程程度形成される。また、この立壁部分１１
ｂは第１および第２の実施例と同様にベース部分１１ａ
の最外周部と面一となり鉛直上方に突出している。なお
、第６図において第１電極層１１は長方形状に示されて
いるが、実際には四隅が丸みを帯びた形状、あるいは楕
円形状さらには円筒形状に形成されてもよい。
次に、第９図に示されるメモリセルの製造工程について
説明する。第１０Ａ図ないし第１ＯＮ図は、第９図に示
されるメモリセルの製造工程断面図である。
説明する。第１０Ａ図ないし第１ＯＮ図は、第９図に示
されるメモリセルの製造工程断面図である。
まず、第１０Ａ図に示すように、シリコン基板１の主表
面上の所定領域にフィールド酸化膜２およびチャネルス
トップ領域（図示せず）か形成される。フィールド酸化
膜２はＬＯＣＯ３法を用いて形成される。
面上の所定領域にフィールド酸化膜２およびチャネルス
トップ領域（図示せず）か形成される。フィールド酸化
膜２はＬＯＣＯ３法を用いて形成される。
次に、第１０Ｂ図に示すように、熱酸化法などによりゲ
ート絶縁層５を形成した後、多結晶シリコンからなるゲ
ート電極（ワード線）４ｂ、４ｃ。
ート絶縁層５を形成した後、多結晶シリコンからなるゲ
ート電極（ワード線）４ｂ、４ｃ。
４ ｄ ％ ４ ｅを選択的に形成する。さらに、２度
の酸化膜の堆積工程とエツチング工程によってゲート電
極４ｂ〜４ｅの周囲に絶縁層２２を形成する。
の酸化膜の堆積工程とエツチング工程によってゲート電
極４ｂ〜４ｅの周囲に絶縁層２２を形成する。
さらに、絶縁層２２に覆われたゲート電極４ｂ。
４ｃをマスクとしてイオン注入法を用いてシリコン基板
１表面に不純物イオンを導入し、ソース・ドレイン領域
６．６を形成する。
１表面に不純物イオンを導入し、ソース・ドレイン領域
６．６を形成する。
さらに、第１０Ｃ図に示すように、たとえばタングステ
ン、モリブデン、チタンなどの高融点金属層を堆積し、
所定の形状にバターニングする。
ン、モリブデン、チタンなどの高融点金属層を堆積し、
所定の形状にバターニングする。
これにより、トランスファゲートトランジスタの一方の
ソース・ドレイン領域６に直接コンタクトされるビット
線１５か形成される。なお、このビット線１５の材料と
しては高融点金属シリサイドやあるいはポリサイドなど
を用いてもかまわない。
ソース・ドレイン領域６に直接コンタクトされるビット
線１５か形成される。なお、このビット線１５の材料と
しては高融点金属シリサイドやあるいはポリサイドなど
を用いてもかまわない。
さらに、ビット線１５の周囲を絶縁層２７で覆う。
さらに、第１０Ｄ図に示すように、シリコン基板１表面
上の全面にＣＶＤ法を用いて不純物が導入された多結晶
シリコン層１１０ａを堆積する。
上の全面にＣＶＤ法を用いて不純物が導入された多結晶
シリコン層１１０ａを堆積する。
この多結晶シリコン層１１０ａには不純物か１０２０／
ｃｍ３以上導入されている。
ｃｍ３以上導入されている。
さらに、第１０Ｅ図に示すように、たとえばシリコン酸
化膜の絶縁層３５を厚く堆積する。この絶縁層３５の膜
厚によってキャパシタの下部電極１１の立壁部分１１ｂ
の高さか規定されることになる。
化膜の絶縁層３５を厚く堆積する。この絶縁層３５の膜
厚によってキャパシタの下部電極１１の立壁部分１１ｂ
の高さか規定されることになる。
さらに、第１０Ｆ図に示すように、絶縁層３５の表面上
にレジスト３６を塗布し、リソグラフィ法等を用いて所
定の形状にパターニングする。これによりレジスト３６
からなるレジストパターン（キャパシタ分離層）３６か
形成される。レジストパターン３６の幅は互いに隣接す
るキャパシタ間の分離間隔を規定することになる。
にレジスト３６を塗布し、リソグラフィ法等を用いて所
定の形状にパターニングする。これによりレジスト３６
からなるレジストパターン（キャパシタ分離層）３６か
形成される。レジストパターン３６の幅は互いに隣接す
るキャパシタ間の分離間隔を規定することになる。
さらに、第ＬＯＧ図に示すようにレジストパターン３６
をマスクとして絶縁層３５を選択的に除去する。このエ
ツチング法は、たとえば異方性エツチングを用いて行な
われる。なお、レジストパターン３６の幅よりもさらに
絶縁層３５の幅を狭くしたい場合には、さらにウェット
エツチングなどを施してもよい。
をマスクとして絶縁層３５を選択的に除去する。このエ
ツチング法は、たとえば異方性エツチングを用いて行な
われる。なお、レジストパターン３６の幅よりもさらに
絶縁層３５の幅を狭くしたい場合には、さらにウェット
エツチングなどを施してもよい。
さらに、第１０Ｈ図に示すように、レジストパターン３
６を除去した後、ＣＶＤ法を用いて不純物が導入された
多結晶シリコン層１１０ｂを全面に堆積する。この多結
晶シリコン層１１０ｂの膜厚はその下層に形成された第
１の多結晶シリコン層１１０ａより薄く形成される。つ
まり、第２の多結晶シリコン層１１０ｂの膜厚は図中り
で示される内周径をできる限り大きくし得るような膜厚
で形成される。たとえば、５００Ａ程度の膜厚に形成さ
れる。なお、この多結晶シリコン層１１０ｂにも濃度が
１０２０／ｃｍ３以上の不純物が導入されている。
６を除去した後、ＣＶＤ法を用いて不純物が導入された
多結晶シリコン層１１０ｂを全面に堆積する。この多結
晶シリコン層１１０ｂの膜厚はその下層に形成された第
１の多結晶シリコン層１１０ａより薄く形成される。つ
まり、第２の多結晶シリコン層１１０ｂの膜厚は図中り
で示される内周径をできる限り大きくし得るような膜厚
で形成される。たとえば、５００Ａ程度の膜厚に形成さ
れる。なお、この多結晶シリコン層１１０ｂにも濃度が
１０２０／ｃｍ３以上の不純物が導入されている。
さらに、第１ＯＩ図に示すように、第２の多結晶シリコ
ン層１１０ｂの表面が完全に覆われるように厚いレジス
ト３７を塗布する。そして、このレジスト３７をエッチ
バックし絶縁層３５の上部表面を覆う第２多結晶シリコ
ン層１１０ｂの一部を露出させる。
ン層１１０ｂの表面が完全に覆われるように厚いレジス
ト３７を塗布する。そして、このレジスト３７をエッチ
バックし絶縁層３５の上部表面を覆う第２多結晶シリコ
ン層１１０ｂの一部を露出させる。
さらに、第１ＯＪ図に示すように、レジスト３７表面に
露出した第２の多結晶シリコン層１１０ｂをエツチング
し、引続いて絶縁層３５を自己整合的にエツチング除去
する。このエツチングにより絶縁層３５が除去された開
口部の内部に第１の多結晶シリコン層１１０ａの表面が
露出する。
露出した第２の多結晶シリコン層１１０ｂをエツチング
し、引続いて絶縁層３５を自己整合的にエツチング除去
する。このエツチングにより絶縁層３５が除去された開
口部の内部に第１の多結晶シリコン層１１０ａの表面が
露出する。
さらに、第１０に図に示すように、異方性エツチングを
用いて多結晶シリコン層１１０ａの露出した領域のみを
自己整合的に除去する。その後、レジスト３７を除去す
る。この工程によりキャパシタの下部電極１１のベース
部分１１ａと立壁部分１１ｂとが形成される。
用いて多結晶シリコン層１１０ａの露出した領域のみを
自己整合的に除去する。その後、レジスト３７を除去す
る。この工程によりキャパシタの下部電極１１のベース
部分１１ａと立壁部分１１ｂとが形成される。
さらに、第１０Ｌ図に示すように下部電極１１などの表
面上に誘電体層として、シリコン窒化膜やシリコン酸化
膜あるいはそれらの複合膜、さらには五酸化タンタル（
Ｔａ２０５）、ハフニウム酸化膜（Ｈａ○２）などの薄
い絶縁層を被着させる。
面上に誘電体層として、シリコン窒化膜やシリコン酸化
膜あるいはそれらの複合膜、さらには五酸化タンタル（
Ｔａ２０５）、ハフニウム酸化膜（Ｈａ○２）などの薄
い絶縁層を被着させる。
さらに、第１０Ｍ図に示すように、全面に導電性を有す
る多結晶シリコン層などの上部電極（セルプレート）１
３を形成する。なお、セルプレートはたとえば高融点金
属などを用いてもかまわない。 さらに、第１ＯＮ図に
示すように、上部電極１３の上部を厚い層間絶縁層２０
で覆う。そして、層間絶縁層２０の所定領域にコンタク
トホールを形成し、このコンタクトホールの内部にたと
えば多結晶シリコンやタングステンなどの導電体を埋込
む（図示省略）。そして、層間絶縁層２０の表面上にア
ルミニウムなどからなる所定形状の配線層２４を形成す
る。さらに、その表面上を保護膜２６で覆う。以上によ
り、メモリセルが製造される。
る多結晶シリコン層などの上部電極（セルプレート）１
３を形成する。なお、セルプレートはたとえば高融点金
属などを用いてもかまわない。 さらに、第１ＯＮ図に
示すように、上部電極１３の上部を厚い層間絶縁層２０
で覆う。そして、層間絶縁層２０の所定領域にコンタク
トホールを形成し、このコンタクトホールの内部にたと
えば多結晶シリコンやタングステンなどの導電体を埋込
む（図示省略）。そして、層間絶縁層２０の表面上にア
ルミニウムなどからなる所定形状の配線層２４を形成す
る。さらに、その表面上を保護膜２６で覆う。以上によ
り、メモリセルが製造される。
このように、第４の実施例においては、１回のパターニ
ングより形成された絶縁層（キャパシタ分離層）３５を
利用して互いに分離独立したキャパシタの下部電極１１
が自己整合的に形成できる。
ングより形成された絶縁層（キャパシタ分離層）３５を
利用して互いに分離独立したキャパシタの下部電極１１
が自己整合的に形成できる。
そして、隣接するキャパシタ間の距離はこの絶縁層３５
の幅によって制御よく定めることかできる。
の幅によって制御よく定めることかできる。
さらに、キャパシタ１０の下部電極１１のベース部分１
１ａと立壁部分１１ｂとは異なる堆積工程により製造さ
れる。したがって、各々の膜厚設定が容易になし得る。
１ａと立壁部分１１ｂとは異なる堆積工程により製造さ
れる。したがって、各々の膜厚設定が容易になし得る。
さらに、このベース部分１１ａと立壁部分１１ｂの材料
を変更することも容易にできる。たとえば、ベース部分
１１ａには高融点金属や高融点金属シリサイドなどを用
い、立壁部分１１ｂには多結晶シリコンなどを用いる組
合せ、あるいはその逆の組合せなど種々のものが適用可
能である。
を変更することも容易にできる。たとえば、ベース部分
１１ａには高融点金属や高融点金属シリサイドなどを用
い、立壁部分１１ｂには多結晶シリコンなどを用いる組
合せ、あるいはその逆の組合せなど種々のものが適用可
能である。
また、キャパシタ１０の下部電極１１には高濃度（１０
−２０／ａｍ３以上）の不純物が導入されている。これ
は、キャパシタ３の動作時に下部電極１１側に空乏層が
広がり高抵抗化して電荷の充放電の動作が低下するのを
防止するためである。
−２０／ａｍ３以上）の不純物が導入されている。これ
は、キャパシタ３の動作時に下部電極１１側に空乏層が
広がり高抵抗化して電荷の充放電の動作が低下するのを
防止するためである。
Ｕ発明の効果コ
このように、この発明による半導体記憶装置は、基板上
の絶縁層表面に沿って形成される第１のキャパシタ部分
と、この第１の部分の最外周部から斜め上方に延びて形
成される第２のキャパシタ部分とからなるキャパシタ構
造を構成したので、キャパシタの平面占有面積の減少に
かかわらずキャパシタ容量の増大および確保を行なうこ
とが可能となる。さらに、ビット線をキャパシタの電極
層の主要部より下部に配置することにより、ビット線コ
ンタクト部を考慮せず隣接するキャパシタ間を分離する
ことか可能となり、その分離領域を微細化し、キャパシ
タの平面占有面積を増大することが可能となる。さらに
、この発明による半導体記憶装置のキャパシタはコンタ
クトホールとキャパシタ分離層で構成される段差部に下
部電極層を形成し、パターニング成形するように構成し
たので、隣接するキャパシタ間の分離が容易でかつ一体
的にキャパシタの下部電極を形成することが可能となり
、その上部に形成されるキャパシタの絶縁層の信頼性を
向上させることが可能となる。
の絶縁層表面に沿って形成される第１のキャパシタ部分
と、この第１の部分の最外周部から斜め上方に延びて形
成される第２のキャパシタ部分とからなるキャパシタ構
造を構成したので、キャパシタの平面占有面積の減少に
かかわらずキャパシタ容量の増大および確保を行なうこ
とが可能となる。さらに、ビット線をキャパシタの電極
層の主要部より下部に配置することにより、ビット線コ
ンタクト部を考慮せず隣接するキャパシタ間を分離する
ことか可能となり、その分離領域を微細化し、キャパシ
タの平面占有面積を増大することが可能となる。さらに
、この発明による半導体記憶装置のキャパシタはコンタ
クトホールとキャパシタ分離層で構成される段差部に下
部電極層を形成し、パターニング成形するように構成し
たので、隣接するキャパシタ間の分離が容易でかつ一体
的にキャパシタの下部電極を形成することが可能となり
、その上部に形成されるキャパシタの絶縁層の信頼性を
向上させることが可能となる。
第１図は、この発明の第１の実施例によるＤＲＡＭのメ
モリセルアレイの平面構造図である。第２図は、第１図
中の切断線ｎ−ｎに沿った方向からのメモリセルの断面
構造図である。第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ
図、第３Ｅ図、第３Ｆ図、第３Ｇ図、第３Ｈ図、第３１
図、第３Ｊ図、第３に図、第３Ｌ図および第３Ｍ図は、
第２図に示されるＤＲＡＭのメモリセルの製造工程断面
図である。第４図は、この発明の第２の実施例によるＤ
ＲＡＭのメモリセルの断面構造図である。第５Ａ図、第
５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、第５Ｆ図、第
５Ｇ図および第５Ｈ図は、第４図に示されるメモリセル
の主要な製造工程断面図である。 第６図は、この発明の第３の実施例を示すＤＲＡＭのメ
モリセルの断面構造図である。第７ＡＩＭ、第７Ｂ図、
第７Ｃ図、第７Ｄ図、第７Ｅ図および第７Ｆ図は、第６
図に示すメモリセルの主要な製造工程断面図である。 第８図は、この発明の第４の実施例によるメモリセルア
レイの平面構造図である。第９図は、第８図中の切断線
■−■に沿った方向からの断面構造図である。第１０Ａ
図、第１０Ｂ図、第１０Ｃ図、第１０Ｄ図、第１０Ｅ図
、第１０Ｆ図、第１０Ｇ図、第１０Ｈ図、第１ＯＩ図、
第１ＯＪ図、第１０に図、第１０Ｌ図、第１０Ｍ図およ
び第１ＯＮ図は、第９図に示されるメモリセルの製造工
程断面図である。 第１１図は、従来のＤＲＡＭのブロック図である。第１
２図は、従来のＤＲＡＭのメモリセルの等価回路図であ
る。第１３図は、従来の一例を示すＤＲＡＭのスタック
トタイプキャパシタを備えたメモリセルの断面構造図で
ある。第１４図は、従来の他の実施例を示すＤＲＡＭの
メモリセルの断面構造図である。第１５Ａ図、第１５Ｂ
図、第１５Ｃ図、第１５Ｄ図、第１５Ｅ図および第１５
Ｆ図は、第１４図に示すＤＲＡＭのメモリセルの製造工
程断面図である。 図において、１はシリコン基板、３はトランスファゲー
トトランジスタ、４ ａ１４ ｂ−４Ｃ％ ４ｄはワー
ド線（ゲート電極）、５はゲート絶縁膜、６はソース・
ドレイン領域、１０はキャパシタ、１１は下部電極、ｌ
ｌａは下部電極のベース部分、１１ｂは下部電極の立壁
部分、１２は誘電体層、１３は上部電極、１５はビット
線、１６はビット線コンタクト部、１７はキャパシタコ
ンタクト部、２１は窒化膜、２５は多結晶シリコン膜、
３１はキャパシタ分離層を示している。 なお、図中、同一符号は同一または相当部分を示す。
モリセルアレイの平面構造図である。第２図は、第１図
中の切断線ｎ−ｎに沿った方向からのメモリセルの断面
構造図である。第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ
図、第３Ｅ図、第３Ｆ図、第３Ｇ図、第３Ｈ図、第３１
図、第３Ｊ図、第３に図、第３Ｌ図および第３Ｍ図は、
第２図に示されるＤＲＡＭのメモリセルの製造工程断面
図である。第４図は、この発明の第２の実施例によるＤ
ＲＡＭのメモリセルの断面構造図である。第５Ａ図、第
５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、第５Ｆ図、第
５Ｇ図および第５Ｈ図は、第４図に示されるメモリセル
の主要な製造工程断面図である。 第６図は、この発明の第３の実施例を示すＤＲＡＭのメ
モリセルの断面構造図である。第７ＡＩＭ、第７Ｂ図、
第７Ｃ図、第７Ｄ図、第７Ｅ図および第７Ｆ図は、第６
図に示すメモリセルの主要な製造工程断面図である。 第８図は、この発明の第４の実施例によるメモリセルア
レイの平面構造図である。第９図は、第８図中の切断線
■−■に沿った方向からの断面構造図である。第１０Ａ
図、第１０Ｂ図、第１０Ｃ図、第１０Ｄ図、第１０Ｅ図
、第１０Ｆ図、第１０Ｇ図、第１０Ｈ図、第１ＯＩ図、
第１ＯＪ図、第１０に図、第１０Ｌ図、第１０Ｍ図およ
び第１ＯＮ図は、第９図に示されるメモリセルの製造工
程断面図である。 第１１図は、従来のＤＲＡＭのブロック図である。第１
２図は、従来のＤＲＡＭのメモリセルの等価回路図であ
る。第１３図は、従来の一例を示すＤＲＡＭのスタック
トタイプキャパシタを備えたメモリセルの断面構造図で
ある。第１４図は、従来の他の実施例を示すＤＲＡＭの
メモリセルの断面構造図である。第１５Ａ図、第１５Ｂ
図、第１５Ｃ図、第１５Ｄ図、第１５Ｅ図および第１５
Ｆ図は、第１４図に示すＤＲＡＭのメモリセルの製造工
程断面図である。 図において、１はシリコン基板、３はトランスファゲー
トトランジスタ、４ ａ１４ ｂ−４Ｃ％ ４ｄはワー
ド線（ゲート電極）、５はゲート絶縁膜、６はソース・
ドレイン領域、１０はキャパシタ、１１は下部電極、ｌ
ｌａは下部電極のベース部分、１１ｂは下部電極の立壁
部分、１２は誘電体層、１３は上部電極、１５はビット
線、１６はビット線コンタクト部、１７はキャパシタコ
ンタクト部、２１は窒化膜、２５は多結晶シリコン膜、
３１はキャパシタ分離層を示している。 なお、図中、同一符号は同一または相当部分を示す。
Claims (8)
- （１）主表面を有し、この主表面に第１導電型の不純物
領域を有する第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
に達する開口を有する絶縁層と、前記不純物領域の表面
上および前記絶縁層の表面上に接して形成された第１の
部分と、前記第１の部分の最外周に沿い、かつ前記半導
体基板の主表面に対して斜め上方に延びた第２の部分と
を有する第１電極層と、 前記第１電極層の表面上を覆う誘電体層と、前記誘電体
層の表面上を覆う第２電極層とを備えた、半導体記憶装
置。 - （２）主表面を有し、この主表面に第１導電型の不純物
領域を有する第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
に達する開口を有する絶縁層と、前記不純物領域の表面
上および前記絶縁層の表面上に接して形成された第１の
部分と、前記第１の部分の最外周に沿い、かつ前記半導
体基板の主表面に対して鉛直上方に延び、前記半導体基
板の主表面に平行な方向の膜厚が前記第１の部分の前記
半導体基板の主表面に鉛直な方向の膜厚に比べて薄く形
成された第２の部分とを有する第１電極層と、 前記第１電極層の表面上を覆う誘電体層と、前記誘電体
層の表面上を覆う第２電極層とを備えた、半導体記憶装
置。 - （３）単位記憶情報を蓄積するメモリセルが複数個配列
されたメモリセルアレイを有する半導体記憶装置であっ
て、 主表面を有する半導体基板と、 前記半導体基板の主表面上に互いに平行に延びた複数の
ワード線と、 前記半導体基板の主表面上であって前記複数のワード線
に直交する方向に延びた複数のビット線と、 前記ビット線と前記ワード線との交差部近傍に配置され
たメモリセルとを備え、 前記メモリセルの各々は、１つのトランスファゲートト
ランジスタと１つのキャパシタとを備え、前記トランス
ファゲートトランジスタは、 互いに隣接する前記ビット線の間に位置する前記半導体
基板の主表面中に前記ビット線に沿う方向に形成された
１対の不純物領域と、 前記１対の不純物領域の間の前記半導体基板の主表面上
にゲート絶縁層を介して形成された前記ワード線の一部
から構成されるゲート電極とを含み、 前記キャパシタは、 前記トランスファゲートトランジスタの前記１対の不純
物領域の一方側の表面上に形成される第１の部分と、こ
の第１の部分に連なり、隣接するワード線の上方と前記
トランスファゲートトランジスタの前記１対の不純物領
域の他方側に接続される前記ビット線の上方とに延在し
た第２の部分と、この第２の部分の最外周に沿い、かつ
前記半導体基板の主表面に対して鉛直上方に延びた第３
の部分とを有する第１電極層と、 前記第１電極層の表面上を覆う誘電体層と、前記誘電体
層の表面上を覆う第２電極層とを備えた、半導体記憶装
置。 - （４）半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第１および第２の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であって、前記半導体基板の主表面上に絶縁
層を形成する工程と、 前記絶縁層の表面上に前記第１と前記第２のキャパシタ
の分離領域上にほぼ鉛直な側面を有するキャパシタ分離
層を形成する工程と、 前記絶縁層の所定位置に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールの内部表面と前記絶縁層の表面上と前記キャパシ
タ分離層の表面上とに第１導電層を形成する工程と、 前記第１導電層の表面上に前記第１導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第１導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層を前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - （５）半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第１および第２の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であって、前記半導体基板の主表面上に絶縁
層を形成する工程と、 前記絶縁層の表面上にエッチングストップ層を形成する
工程と、 前記エッチングストップ層の表面上の前記第１と前記第
２のキャパシタの分離領域上に鉛直な側面を有するキャ
パシタ分離層を形成する工程と、前記絶縁層および前記
エッチングストップ層の所定位置に前記半導体基板の主
表面に達するコンタクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記エッチングスト
ップ層の表面上と前記キャパシタ分離層の表面上とに第
１導電層を形成する工程と、前記第１導電層の表面上に
前記第１導電層とエッチング比の異なるエッチバック層
を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第１導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層を前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - （６）半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第１および第２の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であって、前記半導体基板の主表面上に、所
定位置に前記半導体基板の主表面に達する開孔を有する
第１絶縁層を形成する工程と、 前記第１絶縁層の表面上および前記開孔の内部に第１導
電層を形成する工程と、 前記第１導電層の表面上に所定の膜厚を有する第２絶縁
層を形成する工程と、 前記第２絶縁層をパターニングし、前記第１および第２
のキャパシタの分離領域にのみほぼ鉛直な側壁面を有す
る前記第２の絶縁層からなるキャパシタ分離層を形成す
る工程と、 前記第１導電層および前記キャパシタ分離層の上部表面
上および側部表面上に第２導電層を形成する工程と、 前記キャパシタ分離層の上部表面上に形成された前記第
２導電層を選択的に除去する工程と、前記キャパシタ分
離層および前記キャパシタ分離層の下部に位置する前記
第１導電層の一部を除去した後、前記第２導電層の表面
上に誘電体層を形成する工程と、 前記誘電体層の表面上に第３導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - （７）半導体基板の主表面上を覆う絶縁層の表面上に乗
上げ、かつ互いに分離して形成された第１および第２の
スタックトタイプのキャパシタを有する半導体記憶装置
の製造方法であつて、前記半導体基板の主表面上に第１
絶縁層を形成する工程と、 前記第１絶縁層の表面上に第２絶縁層を形成し、所定形
状のマスクを用いて前記第２の絶縁層をエッチングする
ことにより前記半導体基板の主表面に対して傾斜した側
面を有する第２絶縁層からなるキャパシタ分離層を形成
する工程と、 前記第１絶縁層の所定位置に前記半導体基板の主表面に
達するコンタクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記第１絶縁層の表
面上と前記キャパシタ分離層の表面上とに第１導電層を
形成する工程と、 前記第１導電層の表面上に前記第１導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第１導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層と前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に前記第２導電層を形成する工程
とを備えた、半導体記憶装置の製造方法。 - （８）半導体基板の主表面を覆う絶縁層の表面上に乗上
げ、かつ互いに分離して形成された第１および第２のス
タックトタイプのキャパシタを有する半導体記憶装置の
製造方法であって、前記半導体基板の主表面上に第１絶
縁層を形成する工程と、 前記第１絶縁層の表面上にエッチングストップ層を形成
する工程と、 前記エッチングストップ層の表面上に第２絶縁層を形成
し、所定形状のマスクを用いて前記第２絶縁層をエッチ
ングすることにより前記第１と第２のキャパシタの分離
領域上に前記半導体基板の主表面に対して傾斜した側面
を有する第２絶縁層からなるキャパシタ分離層を形成す
る工程と、前記第１絶縁層および前記エッチングストッ
プ層の所定位置に前記半導体基板の主表面に達するコン
タクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記エッチングスト
ップ層の表面上と前記キャパシタ分離層の表面上とに第
１導電層を形成する工程と、前記第１導電層の表面上に
前記第１導電層とエッチング比の異なるエッチバック層
を形成する工程と、 前記エッチバック層を形成し、前記キャパシタ分離層の
上部表面上に位置する前記第１導電層の表面を露出させ
る工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層を前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。
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