KR100638743B1 - 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 리프팅을 방지하기 위한 캐패시터의 제조 방법에 관한 것으로, 소정공정이 완료된 반도체기판상에 캐패시터산화막을 형성하는 제 1 단계; 상기 캐패시터산화막상에 반사방지막 및 하드마스크로서 옥시나이트라이드막을 형성하는 제 2 단계; 상기 옥시나이트라이드막 및 캐패시터산화막을 선택적으로 패터닝하여 후속 하부전극이 형성될 부분을 노출시키는 하부전극콘택 패턴을 형성하되, 상기 반도체기판의 최외각 지역에 넓은 폭은 갖는 더미패턴을 형성하는 제 3 단계; 상기 제 3 단계의 결과물상에 하부전극용 도전층을 형성하는 제 4 단계; 및 상기 캐패시터산화막이 드러날때까지 상기 도전층을 화학적기계적연마하여 하부전극을 형성하는 제 5 단계를 포함하여 이루어진다.

캐패시터, 리프팅, CMP, EBR, ARC

Description

캐패시터의 제조 방법{METHOD FOR MANUFACTURING CAPACITOR}

도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 캐패시터산화막

23 : ARC-SiON 24 : 하부전극용 도전층

25 : 감광막

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터산화막 (Capacitor oxide)의 딥아웃(Dip out)으로 인한 리프팅(Lifting)을 방지하도록 한 캐패시터의 제조 방법에 관한 것이다.

도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.

도 1a에 도시된 바와 같이, 소정 트랜지스터(도시 생략) 형성 공정이 완료된 반도체기판(11)상에 캐패시터산화막(12)을 형성한 후, 상기 캐패시터산화막(12)을 선택적으로 패터닝하여 후속 하부전극이 형성될 부분을 노출시킨다.

이어 상기 노출된 반도체기판(11)을 포함한 전면에 하부전극용 전도막(13)을 형성한 후, 상기 전도막(13)상에 감광막(14)을 도포하고, 상기 감광막(14)을 배리어로 이용한 화학적기계적연마(CMP) 공정을 실시하여 실린더형 하부전극(13a)을 형성한다.

도 1b에 도시된 바와 같이, 상기 감광막(14)을 마스크로 하여 하부의 캐패시터산화막(12)이 노출될때까지 화학적기계적연마하여 하부전극(13a)을 형성한 후, 감광막(14)을 제거한다.

이 때, 반도체기판(11), 즉, 웨이퍼의 최외각 모서리에 형성된 EBR(Edge Bead Rinsing) 지역의 경우는 감광막 도포가 이루어지지 않아, 화학적기계적연마시 하부전극이 제거되어 후속 실린더 형성을 위해 캐패시터산화막을 딥아웃할 시 최외각 측벽에 증착되어 있는 하부전극이 리프팅되는 문제점이 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터산화막의 딥아웃시 하부전극이 리프팅되는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공함에 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정공정이 완료된 반도체기판상에 캐패시터산화막을 형성하는 제 1 단계; 상기 캐패시터산화막상에 반사방지막 및 하드마스크로서 옥시나이트라이드막을 형성하는 제 2 단계; 상기 옥시나이트라이드막 및 캐패시터산화막을 선택적으로 패터닝하여 후속 하부전극이 형성될 부분을 노출시키는 하부전극콘택 패턴을 형성하되, 상기 반도체기판의 최외각 지역에 넓은 폭은 갖는 더미패턴을 형성하는 제 3 단계; 상기 제 3 단계의 결과물상에 하부전극용 도전층을 형성하는 제 4 단계; 및 상기 캐패시터산화막이 드러날때까지 상기 도전층을 화학적기계적연마하여 하부전극을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.

도 2a에 도시된 바와 같이, 소정 트랜지스터 형성 공정이 완료된 반도체기판 (21)상에 캐패시터산화막(22)을 형성한다. 이 때, 상기 캐패시터산화막(22)은 PE-USG(Plasma Enhanced Undoped Silicon Glass), PSG(Phophorous Silicon Glass) 또 는 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 중 어느 하나를 이용한다.

이어 상기 캐패시터산화막(22)상에 후속 화학적기계적연마공정(Chemical Mechanical Polishing; CMP)을 위한 하드마스크로서 ARC(Anti Reflective Coating)-SiON막(23)을 형성한다. 이 때, 상기 ARC-SiON막(23)은 300Å∼1000Å의 두께로 형성되며, 통상의 폴리실리콘을 하드마스크로 이용하는 경우와 달리, 상기 ARC-SiON막(23)은 반사방지막과 하드마스크로 동시에 이용된다.

이어 상기 ARC-SiON막(23)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 하부전극마스크를 형성하되, 웨이퍼의 최외각 EBR지역의 마스크가 더 크도록 형성한다. 다시 말하면, 최외각 EBR지역에서 노출되는 캐패시터산화막의 폭이 더 크다.

이어 상기 하부전극마스크를 이용하여 하부의 ARC-SiON막(23) 및 캐패시터산화막(22)을 식각하여 하부전극이 형성될 반도체기판(21)의 소정 부분을 노출시킨다. 이 때, 상기 캐패시터산화막(22)의 식각시 C₄F₈, CO, Ar 또는 O₂ 중 어느 하나의 가스를 사용한다.

이어 상기 하부전극마스크로 이용된 감광막을 스트립하고, 전면에 하부전극용 도전층(24)으로서 TiN을 형성한 후, 상기 하부전극용 도전층(24)상에 감광막 (25)을 도포한다.

도 2b에 도시된 바와 같이, 상기 하부전극용 도전층(24)인 TiN과 ARC-SiON막(23)의 연마선택비를 8:1∼10:1로 하여 하부의 캐패시터산화막(22)이 드러날때까지 하부전극용 도전층(24)을 화학적기계적연마하여 하부전극(24a)을 형성한다. 이 때, 상기 폭이 넓게 형성된 최외각 지역에서는 하부전극용 도전층(24)인 TiN과 ARC-SiON막(23)이 충분한 연마선택비가 있으므로 상기 ARC-SiON막(23)이 완전히 제거되지 않고 소정 두께만큼 잔류한다(23a).

도 2c에 도시된 바와 같이, 상기 하부전극형성으로 노출된 캐패시터산화막 (22)을 9:1 BOE용액으로 딥아웃하여 실린더형 하부전극(24a)을 형성한다.

상술한 바와 같이, 하부전극의 화학적기계적연마시 최외각 EBR지역의 ARC-SiON막을 잔류시키므로, 캐패시터산화막의 딥아웃시 폭이 넓은 더미패턴지역의 캐패시터산화막은 딥아웃되지 않는다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 웨이퍼의 최외각 EBR지역에 ARC-SiON막을 잔류시켜 후속 캐패시터산화막의 딥아웃시 최외각 EBR지역의 캐패시터산화막의 딥아웃을 방지하므로 하부전극의 리프팅현상을 방지할 수 있는 효과가 있다. 또한, 하드마스크로서 ARC-SiON을 이용하므로써, 폴리실리콘을 하드마 스크로 이용하는 공정을 생략하여 공정을 단순화할 수 있는 효과가 있다.

Claims (8)

1. 캐패시터의 제조 방법에 있어서,

   소정공정이 완료된 반도체기판상에 캐패시터산화막을 형성하는 제 1 단계;

   상기 캐패시터산화막상에 반사방지막 및 하드마스크로서 옥시나이트라이드막을 형성하는 제 2 단계;

   상기 옥시나이트라이드막 및 캐패시터산화막을 선택적으로 패터닝하여 후속 하부전극이 형성될 부분을 노출시키는 하부전극콘택 패턴을 형성하되, 상기 반도체기판의 최외각 지역에 넓은 폭은 갖는 더미패턴을 형성하는 제 3 단계;

   상기 제 3 단계의 결과물상에 하부전극용 도전층을 형성하는 제 4 단계;

   상기 캐패시터산화막이 드러날때까지 상기 도전층을 화학적기계적연마하여 하부전극을 형성하는 제 5 단계

   를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
2. 제 1 항에 있어서,

   상기 제 2 단계에서,

   상기 옥시나이트라이드막은 SiON막을 이용하되, 300Å∼1000Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
3. 제 1 항에 있어서,

   상기 제 4 단계후,

   상기 하부전극용 도전층상에 감광막을 도포하는 것을 특징으로 하는 캐패시터의 제조 방법.
4. 제 1 항에 있어서,

   상기 제 1 단계에서,

   상기 캐패시터산화막은 PE-USG, PSG 또는 PE-TEOS 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
5. 제 1 항에 있어서,

   상기 제 3 단계에서,

   상기 캐패시터산화막 식각시, C₄F₈, CO, Ar 또는 O₂ 중 어느 하나의 가스를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
6. 제 1 항에 있어서,

   상기 제 5 단계후,

   상기 캐패시터산화막을 9:1 BOE용액으로 딥아웃하여 상기 하부전극의 측면을 노출시키는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
7. 제 1 항에 있어서,

   상기 제 5 단계에서,

   상기 화학적기계적연마시, 상기 하부전극용 도전층과 옥시나이트라이드의 연마선택비를 8:1∼10:1으로 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.
8. 제 1 항에 있어서,

   상기 제 5 단계후,

   상기 더미패턴에 형성된 옥시나이트라이드막은 소정두께만큼 잔류하는 것을 특징으로 하는 캐패시터의 제조 방법.

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