KR20000044854A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 공정중 캐패시터 공정에 있어서 BPSG를 도포하여 층간 절연막을 형성한 후, 화학 기계적 연마(CMP) 공정을 적용할 때, 주변회로 지역에서 비트 라인의 노출됨을 방지하기 위해, 화학 기계적 연마 공정 전에 주변회로 지역의 층간 절연막만 일정 두께 식각한 후, 질화막을 도포하여 질화막과 BPSG막과의 연마 속도비를 이용한 화학 기계적 연마 공정을 적용하여, 주변회로 지역에서의 비트 라인 위에 층간 절연막의 두께를 확보하고, 셀 지역에서의 후속 콘택 공정을 용이하게 할 수 있는 것이다.

Description

반도체 소자의 층간 절연막 형성 방법
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 캐패시터 공정에 있어서 BPSG를 도포하여 층간 절연막을 형성한 후, 이 층간 절연막에 화학 기계적 연마(CMP) 공정을 적용할 때, 주변회로 지역에서의 비트 라인이 노출되는 것을 방지하면서 셀 지역에서의 후속 콘택 공정을 용이하게 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정중 캐패시터 공정을 용이하게 하기 위해 BPSG를 도포하여 층간 절연막을 형성한 후, 이 층간 절연막을 화학 기계적 연마(CMP) 공정을 적용하여 연마하고 있다. 반도체 기판에 반도체 소자를 형성하기 위한 여러 요소를 형성한 후, 제 1 층간 절연막을 형성한다. 셀 지역과 주변회로 지역의 제 1 층간 절연막 상에 비트 라인(bit line)을 각각 형성한 후, BPSG를 도포하여 제 2 층간 절연막을 형성한다. 두 지역에서의 하지막들의 형성 공정의 차이에 의해 위상차가 발생하게 되고, 이로 인하여 주변회로 지역에 형성된 비트 라인 위에서의 제 2 층간 절연막의 두께가 셀 지역에 형성된 비트 라인 위의 제 2 층간 절연막의 두께 보다 얇게 된다. 이러한 상태에서 화학 기계적 연마 공정을 실시하게 되면, 주변회로 지역에서 비트 라인이 노출될 가능성이 높아져 소자의 신뢰성을 저하시키게 된다. 이를 해결하기 위하여 비트 라인 위에 존재하는 층간 절연막의 두께를 높이는 방법이 있으나, 이는 셀 지역 내에 형성되는 콘택의 애스펙트 비(aspect ratio)를 증가시키므로 식각 작업에 장애가 될 수 있다.
따라서, 본 발명은 층간 절연막에 화학 기계적 연마 공정을 적용할 때, 주변회로 지역에서의 비트 라인이 노출되는 것을 방지하면서 셀 지역에서의 후속 콘택 공정을 용이하게 할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 층간 절연막 형성 방법은 반도체 기판에 반도체 소자를 형성하기 위한 여러 요소를 형성함에 의해 위상차를 갖는 제 1 층간 절연막이 형성된 반도체 기판이 제공되는 단계; 위상이 낮은 셀 지역과 위상이 높은 주변회로 지역 각각에 도전성 패턴을 형성하는 단계; 제 2 층간 절연막을 형성하여 표면 평탄화를 이룬 후, 주변회로 지역의 상기 제 2 층간 절연막을 일정 두께 식각 하여 셀 지역과 단차를 이루게 하는 단계; 단차를 갖는 상기 제 2 층간 절연막 상에 질화막을 형성하고, 이로 인하여 주변회로 지역에 상기 질화막이 더 두껍게 형성되는 단계; 및 화학 기계적 연마 공정을 실시하여 상기 질화막과 상기 제 2 층간 절연막을 연마하여 셀 지역과 주변회로 지역의 상기 제 2 층간 절연막의 두께가 비슷하게 되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 제 1 층간 절연막
13A, 13B: 비트 라인 14: 제 2 층간 절연막
15: 질화막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 반도체 소자를 형성하기 위한 여러 요소를 형성한 후, 제 1 층간 절연막(12)을 형성한다. 셀 지역과 주변회로 지역의 제 1 층간 절연막(12)상에 도전성 패턴 예를 들어, 비트 라인(13A, 13B)을 각각 형성한 후, BPSG를 도포하여 제 2 층간 절연막(14)을 형성한다. 두 지역에서의 하지막들의 형성 공정의 차이에 의해 위상차가 발생하게 되고, 이로 인하여 주변회로 지역에 형성된 비트 라인(13B) 위에서의 제 2 층간 절연막(14)의 두께가 셀 지역에 형성된 비트 라인(13A) 위의 제 2 층간 절연막(14)의 두께 보다 얇게 된다.
상기에서, 제 2 층간 절연막(14)은 BPSG를 약 9000 내지 12000Å 두께로 도포한 후, 표면 평탄화와 치밀화를 위해 700 내지 1000℃에서 플로우(flow) 공정을 실시하여 형성된다.
도 1b를 참조하면, 마스크(mask) 작업을 통해 주변회로 지역만을 개방시켜 셀 지역과 단차가 생기도록 주변회로 지역의 제 2 층간 절연막(14)을 일정 두께 식각하고, 단차를 갖는 제 2 층간 절연막(14)상에 질화막(15)을 형성하고, 이로 인하여 주변회로 지역에 질화막(15)이 더 두껍게 형성된다.
상기에서, 질화막(15)은 플라즈마 증가형 화학 기상증착(PECVD)법을 통한 옥시나이트라이드(oxynitride) 계열을 이용하여 400 내지 1000Å 두께로 증착하여 형성된다.
도 1c를 참조하면, 화학 기계적 연마 공정을 실시하여 질화막(15)과 제 2 층간 절연막(14)을 연마하고, 이로 인하여 셀 지역의 비트 라인(13A) 위에 남아 있는 제 2 층간 절연막(14) 두께와 주변회로 지역의 비트 라인(13B) 위에 남아 있는 제 2 층간 절연막(14)의 두께가 비슷하게 된다.
상기에서, 화학 기계적 연마 공정은 테이블 스피드(table speed)를 65 내지 80rpm으로 하고, 스핀들 스피드(spindle speed)를 20 내지 30rpm으로 하며, 아래로 누르는 힘(down force)을 5 내지 6psi로 하여 실시하며, 이때 제 2 층간 절연막(BPSG) : 질화막의 연마 속도비는 3 내지 4 : 0.2 내지 0.3 이다.
본 발명의 실시예에 의해 화학 기계적 연마 공정을 실시하면, 주변회로 지역의 비트 라인(13B) 위에 제 2 층간 절연막(14)의 두께가 확보될 뿐만 아니라, 셀 지역의 비트 라인(13A) 위에 제 2 층간 절연막(14)의 두께도 확보되며, 결국 셀 지역의 제 2 층간 절연막(14)의 전체 두께가 줄어들어 후속 캐패시터 형성 공정시 충분한 콘택 마진이 확보된다.
상술한 바와 같이, 본 발명은 반도체 소자의 제조 공정중 캐패시터 공정에 있어서 BPSG를 도포하여 층간 절연막을 형성한 후, 화학 기계적 연마(CMP) 공정을 적용할 때, 주변회로 지역에서 비트 라인의 노출됨을 방지하기 위해, 화학 기계적 연마 공정 전에 주변회로 지역의 층간 절연막만 일정 두께 식각한 후, 질화막을 도포하여 질화막과 BPSG막과의 연마 속도비를 이용한 화학 기계적 연마 공정을 적용하므로써, 주변회로 지역에서의 비트 라인 위에 층간 절연막의 두께를 확보할 수 있을 뿐만 아니라, 셀 지역의 층간 절연막의 두께도 줄일 수 있어 후속 캐패시터 형성 공정시 충분한 콘택 마진의 확보로 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판에 반도체 소자를 형성하기 위한 여러 요소를 형성함에 의해 위상차를 갖는 제 1 층간 절연막이 형성된 반도체 기판이 제공되는 단계;
    위상이 낮은 셀 지역과 위상이 높은 주변회로 지역 각각에 도전성 패턴을 형성하는 단계;
    제 2 층간 절연막을 형성하여 표면 평탄화를 이룬 후, 주변회로 지역의 상기 제 2 층간 절연막을 일정 두께 식각 하여 셀 지역과 단차를 이루게 하는 단계;
    단차를 갖는 상기 제 2 층간 절연막 상에 질화막을 형성하고, 이로 인하여 주변회로 지역에 상기 질화막이 더 두껍게 형성되는 단계; 및
    화학 기계적 연마 공정을 실시하여 상기 질화막과 상기 제 2 층간 절연막을 연마하여 셀 지역과 주변회로 지역의 상기 제 2 층간 절연막의 두께가 비슷하게 되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 화학 기계적 연마법을 적용하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전성 패턴은 비트 라인인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 층간 절연막은 BPSG를 약 9000 내지 12000Å 두께로 도포한 후, 700 내지 1000℃에서 플로우 공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 질화막은 플라즈마 증가형 화학 기상증착법을 통한 옥시나이트라이드 계열을 이용하여 400 내지 1000Å 두께로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  5. 제 1 항에 있어서,
    상기 화학 기계적 연마 공정은 테이블 스피드를 65 내지 80rpm으로 하고, 스핀들 스피드를 20 내지 30rpm으로 하며, 아래로 누르는 힘을 5 내지 6psi로 하여 실시하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100638743B1 (ko) * 2000-08-31 2006-10-27 주식회사 하이닉스반도체 캐패시터의 제조 방법

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