KR100220945B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에서 평탄화에 관한 것으로서, 평탄화 공정시 ACT 처리된 표면에 대하여 O3-TEOS-USG막이 이상증착 현상을 갖는 점을 이용하여 증착 양상을 조절함으로써 바로 약간량의 CMP 연마로 국부적인 두께 차이없이 평탄화하였으므로, 광역 평탄화에 따라 초점심도 여유도가 증가되어 사진 공정이 용이해져 공정수율이 향상되고, 개발 기간이 단축되며, O3-TEOS-USG막이 저온에서 형성되므로 열 손실이 감소되며, 공정이 간단해져 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 제조방법
제1(a)도 및 제1(b)도는 종래 기술에 따른 반도체소자의 제조 공정도.
제2(a)도 및 제2(b)도는 본 발명의 일 실시예에 따른 반도체소자의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 하부 구조물
13 : 평탄화막 14 : 이상증착된 O3-TEOS-USG막
16 : 과실리콘 USG막 18 : O3-TEOS-USG막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 층간절연막의 전면 평탄화 공정에서 화학-기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 칭함) 공정을 이용하여 평탄화하는데 있어 평탄화막을 증착 대상 표면 상태에 따라 부분적으로 증착량이 달라지는 이상증착 성질을 가지는 오존-테오스-유.에스.지 막(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass; 이하 O3-TEOS-USG막이라 칭함)을 사용하여 평탄화막의 국부적인 두께 차이를 제거하여 후속 금속 배선의 불량 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 패턴닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 나칭이나 단선 등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.
현재 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성되어 단차피복성이 우수한 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG라 칭함)나 테오스(Tetra ethyl ortho silicate; 이하 TEOS라 칭함)산화막 등을 평탄화막으로 널리 사용하고 있다. 그러나 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있어 셀영역과 주변회로지역의 단차가 0.8∼1.0㎛ 정도로서 단차가 계속 유지되어 256M DRAM이상의 고집적 소자 제조 공정에 있어서 금속배선 공정에 문제를 일으킨다. 즉, 금속배선의 사진공정에서 배선크기가 작아짐에 따라 원자외선 노광기를 사용하게 됨에 따라 초점 심도가 작아져(약 0.4㎛) 상기의 단차에서는 금속배선을 형성할 수 없을 뿐만 아니라, 식각 공정시에도 금속배선이 끊어지거나 브리지를 유발하게 된다.
또한 불순물이 다량으로 포함되어 있어 또 다른 문제점을 갖고 있다.
따라서, 상기의 문제점을 해결하기 위해 CMP 공정이 등장하였으며, BPSG박막을 두껍게 증착하여 CMP장치로 연마하면 단차를 줄여줄 수 있으나, CMP공정은 조밀한 지역과 조밀하지 않은 지역에서 연마 속도 차이가 나는 현상에 의해 전면 평탄화에 어려움이 있다. 또한 이러한 문제는 한 소자 내에서 뿐만 아니라 웨이퍼 내에서도 발생하여 후속 공정인 식각 공정에서 식각 두께의 조절이 힘들어지는 문제가 있다.
제1(a)도 및 제1(b)도는 종래 기술에 따른 반도체소자의 평탄화 공정도이다.
먼저, 반도체 기판(10)상에 소자분리 산화막과, 게이트 전극, 소스-드레인 영역, 비트라인 및 캐패시터등의 소정의 하부 구조물(12)들을 형성하고, 상기 구조의 전표면에 순수 산화막(undoped oxide; 17)과 BPSG로 된 평탄화막(13)을 순차적으로 형성한다. 이때 상기 평탄화막(13)은 소자들이 밀접되어 있어 패턴 밀도가 높은 셀영역과 상기 셀영역에 비해 패턴 밀도가 떨어지는 주변회로 영역간의 단차 이상의 두께, 예를 들면 단차가 1.0㎛이면 평탄화막(13)을 두께 1.0㎛ 이상으로 증착하고 700∼900℃의 고온 열처리를 거쳐 평탄화한 것이다(제1(a)도 참조).
그후, 상기 평탄화막(13)을 CMP 장비를 이용하여 연마한다. 셀 모서리 부분은 연마 속도가 빨라 셀 중심 부위에 의해 평탄화막(13)의 두께가 얇아지며, 패턴 밀도가 높은 셀영역에 비해 패턴 밀도가 낮은 주변회로영역의 단차가 빨리 깎여져, 한쪽이 기울어지게 된다(제1(b)도 참조).
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 CMP 기술에 의해 비교적 광역의 평탄화는 쉽게 얻을 수 있으나, 소자내 패턴의 밀도와 모양에 따른 연마 의존성이 커서 고밀도 패턴 부분이 많이 연마되어 한 방향으로 기우는 디슁(dishing)이나 넓은 면적 부분에 두껍게 평탄화막이 남는 라운딩(rounding) 등의 '국소적 불균일성'이 발생하는데, 상기 '국소적 불균일성'을 방지할 수 있는 방법으로는 연마정지용 박막 증착이나 CMP 공정 변수 조절 등의 방법들이 연구되고 있으나, 재현성이 떨어지고, 공정이 복잡하며, 어떠한 방법도 CMP 연마 패드의 탄성 변형에 의해 일어나는 '국소적 불균일성'을 근원적으로 방지하기에는 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 통상의 증착막과는 달리 패턴 위에 증착될 때, 단차 윗 부분의 증착량이 단차 아래 바닥부분의 증착량보다 작아지는 이상증착 현상을 이용하여 CMP 공정전에 평탄화막 증착 단계에서 단차를 상당 부분 감소시켜 이후 CMP 공정에서 발생되는 라운딩이나 디싱을 방지하여 금속배선 불량을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은, 소정의 하부 구조물이 형성되어 있는 반도체기판의 표면을 ACT 화학약품 처리하는 공정과, 상기 구조의 전표면에 이상증착 성질을 가지는 O3-TEOS-USG막을 형성하는 공정과, 상기 O3-TEOS-USG막을 CMP방법으로 평탄화시키는 공정을 구비함에 있다.
본 발명의 다른 특징은, 소정의 하부 구조물이 형성되어 있는 반도체기판의 표면을 ACT 화학약품 처리하는 공정과, 상기 구조의 전표면에 이상증착 성질을 가지는 O3-TEOS-USG막을 형성하는 공정과, 상기 이상증착된 O3-TEOS-USG막 상에 과실리콘 USG막을 형성하는 공정과, 상기 과실리콘 USG막 상에 정상증착되는 O3-TEOS-USG막을 형성하는 공정과, 상기 O3-TEOS-USG막과 과실리콘 USG막을 CMP방법을 평탄화시키는 공정을 구비함에 있다.
본 발명의 또 다른 특징은, 하부 구조물을 가지는 반도체기판 BPSG막을 형성하여 갭을 메우는 공정과, 상기 BPSG막의 표면을 플라즈마 처리하여 상부 적층막이 이상적층 되도록 하는 공정과, 상기 BPSG막상에 O3-TEOS-USG막을 이상적층시키는 공정과, 상기 O3-TEOS-USG막을 CMP방법으로 평탄화시키는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제2(a)도 및 제2(b)도는 본 발명에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체 기판(10)상에 소자분리 산화막과, 게이트 전극, 소스/드레인 영역, 비트라인 및 캐패시터등의 하부 구조물(12)들을 형성하고, 상기 노출된 표면을 ACT 화학 약품 처리한다. 여기서 상기 ACT 약품은 하이드록실 아민을 주 성분으로 하는 세척용액으로서 미합중국 Ashland사에서 ACT935 등의 시리즈로 판매하는 제품명으로서, 금속 식각후 폴리머를 제거하기 위하여 사용하는 세정용액이며, 상기 ACT 용액으로 표면 처리를 하면 표면전하분포가 패턴의 상태에 따라 달라져 증착 개스의 표면 접근 상태가 달라져 O3-TEOS-USG막이 단차의 상부보다는 하부에서 두껍게 증착된다.
그다음 상기 구조의 전표면에 APCVD 방법으로 O3-TEOS-USG막(14)을 하부 구조물(12)의 단차를 고려하여 약 5000∼10000Å 정도 두께로 형성한다. 이때 상기 O3-TEOS-USG막(14)은 ACT 처리에 의해 이상증착의 특성을 가져 CMP를 통하여 형성하고자 하는 평탄화면과 거의 반대적인 형상으로 형성되어 패턴이 밀집되어 있는 셀영역이나 단차의 상부에는 얇게 증착되고, 패턴 밀도가 낮은 주변회로 영역이나 단차의 하부에서는 두껍게 형성된다. 여기서 증착조건은 O3-TEOS 몰(mole)비는 10∼30 정도, 증착온도는 350∼450℃, 증착속도는 450Å/min∼650Å/min 정도로 한다(제2(a)도 참조).
그 다음 다시 정상증착으로 되돌리기 위해 과실리콘 유.에스.지(Undoped Silicate Glass; 이하 USG라 칭함) 막(16)을 300∼500Å 정도 두께로 R.I=1.45∼1.55 사이가 되게 하고, 파어는 HF/LF=0.3∼0.6/0.7∼0.4KW, 온도 300∼400℃, 압력은 1∼5Torr. 범위로 형성하고, 상기 USG막(16)상에 3000∼5000Å 정도 두께의 O3-TEOS-USG막(18)을 형성한 후, CMP 공정을 진행하여 평탄화한다. 이때 CMP시 연마 압력은 7∼10psi, platen rpm은 50∼70rpm, 연마헤드 회전수는 25∼50rpm, 연마제(slurry) 투입량은 150∼250ml/min으로 연마하며, 상기 과실리콘 USG막(16)과 그 상부의 O3-TEOS-USG막(18)은 형성하지 않을 수도 있다(제2(b)도 참조).
상기의 예는 다결정실리콘층 배선간 절연막 평탄화와 금속배선간 절연막 평탄화 공정에 사용할 경우는 별 문제가 없으나, 캐패시터 사이의 갭필(gap-fill)이 필요한 공정에서는 본 발명의 다른 실시예를 사용하게 된다.
먼저, 캐패시터 등과 같은 조밀한 밀도의 하부 구조물을 형성하고, 상기 구조의 전표면에 1000∼3000Å 정도 두께의 BPSG막을 증착한 후, 열처리하여 갭을 메운다.
그 다음 상기 BPSG막 표면을 N2/NH3플라즈마 처리하여 상부 적층막이 이상 증착 되도록 하고, 상기 BPSG막상에 O3-TEOS-USG막을 3000∼5000Å 정도 두께로 이상증착한 후, 후속 공정을 진행하면, 조밀한 라인/스페이스(line & spacing)들은 갭이 메워지고, 주변회로지역이 불룩해져 동일한 효과를 얻을 수 있다. 이때 상기 플라즈마 처리는 APCVD O3-TEOS-USG막의 증착 불균일을 최대화하기 위하여 PECVD 장비를 이용하여 N2/NH3플라즈마 처리를 실시하며 실시 조건은 온도 300∼400℃, 시간 20∼100초, 파워는 HF/LF=0.1∼0.5/0.6∼0.3KW 조건, 압력은 1∼10Torr. 정도에서 실시한다. 또한 상기 N2/NH3플라즈마 대신 CF4또는 C2F6플라즈마 처리할 수도 있으며, 이때의 조건은 CF4또는 C2F6:2∼5SLM, N22∼4SLM, 파워 HF=2∼3kw, 압력 2∼3Torr. 온도 300∼400℃ 범위에서 실시하는데, 이러한 플라즈마 처리에 의해 표면전하분포가 변화되어 후속 증착막이 싱상증착된다.
상기에서와 같은 광역 평탄화 후에 다시 새로운 CVD막을 증착할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 평탄화 공정시 ACT 처리된 표면에 대하여 O3-TEOS-USG막이 이상증착 현상을 갖는 점을 이용하여 증착 양상을 조절함으로써 바로 약간량의 CMP 연마로 국부적인 두께 차이 없이 평탄화하였으므로, 광역 평탄화에 따라 초점심도 여유도가 증가되어 사진 공정이 용이해져 공정수율이 향상되고, 개발 기간이 단축되며, O3-TEOS-USG막이 저온에서 형성되므로 열 손실이 감소되며, 공정이 간단해져 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (16)

  1. 소정의 하부 구조물이 형성되어 있는 반도체기판의 표면을 ACT 화학약품 처리하여 후속 절연막이 이상증착되도록 하는 공정과, 상기 구조의 전표면에 이상증착 성질을 가지는 O3-TEOS-USG막을 APCVD 방법으로 형성하는 공정과, 상기 O3-TEOS-USG막을 CMP방법으로 평탄화시키는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 O3-TEOS-USG막을 APCVD 방법으로 O3/TEOS 몰(mole)비는 10∼30, 증착온도는 350∼450℃, 증착속도는 450Å/min∼650Å/min 조건에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 CMP 시 연마 압력은 7∼10psi, 회전 rpm은 50∼70rpm은, 연마 헤드 회전수는 25∼50rpm, slurry 투입량은 150∼250ml/min으로 하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 이상증착되는 O3-TEOS-USG막 상에 과실리콘 USG막과 정상증착되는 O3-TEOS-USG막을 추가로 형성하고, 상기 정상증착된 O3-TEOS-USG막과 과실리콘 USG막 및 이상증착되는 O3-TEOS-USG막을 CMP방법으로 평탄화시키는 공정을 구비하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 이상증착 되는 O3-TEOS-USG막은 5000∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제4항에 있어서, 상기 과실리콘 USG막을 300∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제4항에 있어서, 상기 과실리콘 USG막을 R.I-1.45∼1.55, 파워는 HF/LF=0.3∼0.6/0.7∼0.4KW, 온도 300∼400℃, 압력은 1∼5Torr 범위에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제4항에 있어서, 상기 USG막에 형성되는 O3-TEOS-USG막을 3000∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제4항에 있어서, 상기 CMP시 연마 압력은 7∼10psi, platen rpm은 50∼70rpm, 연마 헤드 회전수는 25∼50rpm, slurry 투입량은 150∼250ml/min으로 하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 소정의 하부 구조물을 가지는 반도체기판 BPSG막을 형성하여 하부 구조물에 의한 갭을 메우는 공정과, 상기 BPSG막의 표면을 N2/NH3플라즈마나 CF4또는 C2F6플라즈마로 처리하여 상부 적층막이 이상적층 되도록 하는 공정과, 상기 BPSG막상에 APCVD 방법으로 O3-TEOS-USG막을 이상증착시키는 공정과, 상기 O3-TEOS-USG막을 CMP방법으로 평탄화시키는 공정을 구비하는 반도체소자의 제조방법.
  11. 제10항에 있어서, 상기 BPSG막을 1000∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제10항에 있어서, 상기 N2/NH3플라즈마 처리 공정시 온도 300∼400℃, 시간 20∼100초, 파워는 HF/LF=0.1∼0.5/0.6∼0.3KW 조건, 압력은 1∼10Torr에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제10항에 있어서, 상기 CF4또는 C2F6플라즈마 공정시 CF4또는 C2F6:2∼5SLM, N22∼4SLM, 파워 HF=2∼3kw, 압력 2∼3Torr, 온도 300∼400℃ 범위에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제10항에 있어서, 상기 O3-TEOS-USG막을 3000∼5000Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제10항에 있어서, 상기 O3-TEOS-USG막을 O3/TEOS 몰(mole) 비는 10∼30, 증착온도는 350∼450℃, 증착온도는 450Å/min∼650Å/min 조건에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제10항에 있어서, 상기 CMP 시 연마 압력은 7∼10psi, platen rpm은 50∼70rpm, 연마 헤드 회전수는 25∼50rpm, slurry 투입량은 150∼250ml/min으로 하는 것을 특징으로 하는 반도체소자의 제조방법.
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