KR100231101B1 - 반도체 메모리 장치의 제조방법 - Google Patents

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Abstract

본 발명은 단차가 서로 다른 부위에 접촉부 형성시 식각비율이 다른 식각속도 조절막을 사용하여 식각하여 높은 부위에 형성된 막질을 식각 가스로부터 보호하는 반도체 메모리 장치에 관한 것으로, 본 발명의 요지는 반도체 메모리 장치의 제조방법에 있어서, 실리콘 기판상에 한 개 이상의 제1도전층을 형성하는 과정과, 상기 제1도전층 상부표면에 제1층간절연막을 형성하는 과정과, 상기 제1층간절연막 상부표면에 제2도전층을 형성하는 과정과, 상기 제2도전층 상부표면에 식각속도 조절막을 형성하는 과정과, 상기 식각속도 조절막의 소정영역에 사진식각공정으로 상기 식각속도 조절막과 상기 제2도전층을 동시에 식각하는 과정과, 상기 식각속도 조절막 상부표면에 제2층간절연막을 형성하는 과정과, 상기 제2층간절연막의 소정영역에 사진식각공정으로 접촉부를 형성하는 과정과, 상기 접촉부에 제3도전층을 침적하는 과정을 특징으로 하는 것이다.

Description

반도체 메모리 장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 단차가 다른 부위에 동시에 접촉부를 형성하는 방법에 관한 것이다.
반도체 제조시 집적도가 높아지고 회로가 복잡해짐에 따라 적층되는 층이 많아지게 된다. 따라서 회로의 형성을 위해 하나의 도전체에 두 개 이상의 단차가 다른 부위의 접촉부를 동시에 연결해야 하는 경우가 발생한다. 위와 같은 경우 동시에 식각을 진행하게 되면 기판 표면으로부터 낮은 부위의 접촉부를 형성해야 하는 막질의 표면보다 높은 부위의 접촉부를 형성해야 하는 막질의 표면이 먼저 드러나기 때문에 낮은 부위의 접촉부를 형성하는 동안 높은 부분의 막질은 식각 가스에 의해 손상된다. 더욱이 적층되는 막질이 증가함에 따라 상부막질의 표면단차가 커지므로 사진공정과 식각공정과 같은 후속공정의 안정된 진행을 위하여 평탄화를 이루기 위해 BPSG 리플로우(Reflow), SOG(Spin On Glass) 코팅, 화학기계적 폴리싱(CMP:Chemical Mechanical Polishing)과 같은 여러 공정들이 수행된다. 상기한 공정들은 하부막질의 단차에 의한 영향을 최소한으로 줄이면서 상부막질의 표면평탄화를 이루므로 특히 이러한 경우에 단차가 다른 막질을 하나의 도전체에 연결하기 위하여 상부막질의 표면으로부터의 깊이의 차이가 큰 다른 부위에 동시에 접촉부를 형성해야 하는 경우가 발생하게 된다. 이와 같은 경우에 식각 가스에 의한 기판 표면으로부터 높은 부분의 막질 손상은 더욱 심각해진다.
도 1은 단차가 서로 다른 영역에 접촉부가 형성되어 있는 상태를 나타내는 수직단면도로서, 미합중국에 특허출원된 특허등록번호 5,380,680호에 상세히 개시되어 있다. 도 1을 참조하면, 반도체 기판(1)의 소정영역에 필드산화막(2)이 형성되어 있으며, 상기 필드산화막(2)이 형성되어 있는 반도체 기판(1) 전면 상부에는 폴리실리콘(3)을 포함하는 층간절연막(4)이 형성되어 있다. 그리고, 상기 층간절연막(4)을 관통하여 반도체 기판(1)의 활성영역에 이르는 텅스텐 접촉부(5)가 형성되어 있으며, 상기 폴리실리콘(3)에 이르는 접촉부와 상기 텅스텐 접촉부(5)는 알루미늄(9)에 의해 서로 연결되어 있다.
이와 같이 종래에는 단차가 서로 다른 영역에 접촉부를 형성함에 있어서, 각각의 공정을 실시하였으므로 여러번의 사진공정이 필요하게 되었고, 그로 인해 전체 제조 공정이 복잡해지고 비용 또한 증가되는 문제점이 있다.
도 2는 또 다른 종래기술에 따른 접촉부 형성을 보여주는 수직단면도이다. 도면을 참조하면, 실리콘 기판(1)과 도전막질(7)에 접촉부를 동시에 형성하려면 실리콘 기판(1)까지는 6000Å을, 도전막질(7)까지는 1500Å을 식각하여야 한다. 그러나, 층간절연막(11)을 1500Å만큼 식각하게 되면 도전막질(7) 상부의 접촉부 형성은 완료되어 도전막질(7)은 식각 가스에 노출된다. 따라서, 실리콘 기판(1)상의 접촉부를 형성하기 위하여 층간절연막(11)을 4500Å만큼 더 식각하는 동안 상기 도전막질(7)은 식각 가스에 의해 손상된다.
따라서 본 발명의 목적은 식각 비율이 다른 물질을 이용하여 서로 단차가 다른 부위의 접촉부들을 한 번의 식각공정을 통하여 동시에 형성하여 기판 표면으로부터 높은 위치에 형성되는 막질을 식각 가스로부터 보호할 수 있는 반도체 메모리 장치의 제조방법을 제공함에 있다.
도 1은 종래기술에 따른 접촉부 형성을 보여주는 수직단면도.
도 2는 또 다른 종래기술에 따른 접촉부 형성을 보여주는 수직단면도.
도 3∼도 7은 본 발명의 바람직한 실시예에 따른 접촉부 형성순서를 보여주는 공정단면도들.
상기한 본 발명의 기술적 사상은 반도체 메모리 장치의 제조방법에 있어서, 실리콘 기판상에 한 개 이상의 제1도전층을 형성하는 과정과, 상기 제1도전층 상부표면에 제1층간절연막을 형성하는 과정과, 상기 제1층간절연막 상부표면에 제2도전층을 형성하는 과정과, 상기 제2도전층 상부표면에 식각속도 조절막을 형성하는 과정과, 상기 식각속도 조절막의 소정영역에 사진식각공정으로 상기 식각속도 조절막과 상기 제2도전층을 동시에 식각하는 과정과, 상기 식각속도 조절막 상부표면에 상기 제1층간절연막과 동일한 물질로 제2층간절연막을 형성하는 과정과, 상기 제2층간절연막의 소정영역에 사진식각공정으로 접촉부를 형성하는 과정과, 상기 접촉부에 제3도전층을 침적하는 과정을 포함함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그리고, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 또한, 하기의 실시예에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따라 단차가 각각 다른 막질에 접촉부를 형성하는 순서를 보여주는 공정단면도들이다.
본 발명에서는, 단차가 다른 도전막질에 접촉부를 동시에 형성함에 있어서 도전막질(7)의 손상을 최대한 줄이기 위하여 도전막질(7) 상부에 제1층간절연막(5)보다 식각 비율이 낮은 식각속도 조절막(9)을 침적하는 것을 특징으로 한다. 예컨대, 상기 제1층간절연막(5)은 산화막으로, 식각속도 조절막(9)으로서는 실리콘나이트라이드(SiN) 또는 티타늄나이트라이드(TiN)을 형성한다. 이처럼 식각속도 조절막(9)을 형성하게 되면, 후속의 공정을 통해 증착되는 산화막으로 이루어진 제2층간절연막(11)으로 인해 실리콘 기판(1)의 단차가 더욱 커지더라도 도전막질(7)의 손상은 방지되는 효과가 있다.
먼저, 도 3을 참조하면, 반도체 제조의 일반적인 방법으로 실리콘 기판(1)보다 2000Å이 높은 3500Å의 필드산화막(3)을 형성하고 산화막으로 제1층간절연막(5)을 약 1500Å 두께로 형성한 후, 게이트 폴리(Gate Poly)등의 도전막질(7)을 약 1000Å 두께로 침적한다. 그리고 나서, 상기 제1층간절연막(5)에 비해 식각 비율이 매우 낮은 실리콘나이트라이드(SiN) 또는 티타늄나이트라이드(TiN)으로 식각속도 조절막(9)을 약 300Å 두께로 침적한다. 여기서 상기 제1층간절연막(5)과 식각속도 조절막(9)의 식각속도비는 16:1이다.
도 4를 참조하면, 도전막질(7)의 패턴을 형성하기 위한 사진공정과 식각공정을 진행한 후의 상태를 나타낸다. 도면을 참조하면, 도전막질(7)과 같은 형태로 식각속도 조절막(9)도 동시에 식각되어, 도전막질(7)이 존재하는 부분에만 식각속도 조절막(9)이 존재한다.
도 5를 참조하면, 제1층간절연막(5)와 같은 식각 비율을 가지는 물질막, 즉 산화막으로 제2층간절연막(11)을 6000Å 두께로 침적한 후에 CMP와 같은 폴리싱 공정을 실시하여 표면을 평탄화 한다. 여기서 제2층간절연막(11)에서부터 실리콘 기판(1)까지의 두께는 6000Å이고, 도전막질(7)까지의 두께는 약 1500Å이므로 전체적으로 약 4500Å의 두께 차이가 발생하게 된다.
이때, 상기 실리콘 기판(1)의 접촉부와 도전막질(7)의 접촉부를 형성하기 위해 식각공정을 실시하게 되면, 상기 제2층간절연막(11)의 약 1200Å 두께에 이를때까지는 동일한 속도로 식각된다. 그러나, 상기 산화막에 비해 식각 비율이 매우 낮은 물질로 이루어진 식각속도 조절막(9)에 이르면, 실리콘 기판(1)위에서는 제2층간절연막(11)이 약 4800Å만큼 식각되는데 비하여, 도전막질(7)의 상부에 존재하는 식각속도 조절막(9) 자체가 약 300Å 식각될 뿐 하부의 도전막질(7)은 손상되지 않는다.
도 6을 참조하면, 식각공정이 완료된 상태를 나타낸다.
도 7을 참조하면, 상기 식각공정에 의해 형성된 접촉부에 도전층(13), 예컨대 알루미늄을 침적한 상태를 보여주는 도면이다.
상술한 바와 같이 본 발명에 따르면, 서로 단차가 다르게 형성된 부분에 동시에 접촉부를 형성할 시, 층간절연막이 보다 얇은 영역에 식각속도 조절막을 형성함으로써, 식각 가스에 의해 하부막질이 손상되는 것을 효과적으로 줄일 수 있다.

Claims (8)

  1. 반도체 메모리 장치의 제조방법에 있어서:
    실리콘 기판상에 한 개 이상의 제1도전층을 형성하는 과정과;
    상기 제1도전층 상부표면에 제1층간절연막을 형성하는 과정과;
    상기 제1층간절연막 상부표면에 제2도전층을 형성하는 과정과;
    상기 제2도전층 상부표면에 상기 제1층간절연막에 비해 식각속도가 느린 식각속도 조절막을 형성하는 과정과;
    상기 식각속도 조절막의 소정영역에 사진식각공정으로 상기 식각속도 조절막과 상기 제2도전층을 동시에 식각하는 과정과;
    상기 식각속도 조절막 상부표면에 상기 제1층간절연막과 동일한 물질로 제2층간절연막을 형성하는 과정과;
    상기 제2층간절연막의 소정영역에 사진식각공정으로 접촉부를 형성하는 과정과;
    상기 접촉부에 제3도전층을 침적하는 과정을 포함함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1도전층이 상기 실리콘 기판을 포함하여 한 개 이상의 층으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 제2도전층은 폴리실리콘을 포함함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 제2층간절연막 하부에 한 개 이상의 도전층과 한 개 이상의 층간절연막을 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 제1항에 있어서, 상기 제2층간절연막 하부의 단차가 서로 다른 상기 도전층에 접촉부를 동시에 식각함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 제1항에 있어서, 상기 제3도전층은 알루미늄으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 제1항에 있어서, 상기 제1층간절연막과 제2층간절연막은 산화막이며, 식각속도 조절막은 실리콘나이트라이드(SiN) 또는 티타늄나이트라이드(TiN)으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  8. 제1항에 있어서, 상기 제2층간절연막 하부에 존재하는 각각의 도전층위에 식각속도 조절막이 각각 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH08203872A (ja) * 1995-01-24 1996-08-09 Mitsubishi Electric Corp コンタクトホールの形成方法及び半導体装置

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JPH08203872A (ja) * 1995-01-24 1996-08-09 Mitsubishi Electric Corp コンタクトホールの形成方法及び半導体装置

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