KR100212623B1 - 반도체 메모리장치 및 그의 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

원통형 캐패시터를 구비한 반도체 메모리장치에 있어서, 워드라인들(12a, 12b, 12c, 12d) 및 비트라인(17)이 반도체기판위에 형성된다.
원통형 축적노드는 도전층(11)에 접속된다.
상기 원총형 축적노드(26)의 내벽에는 원통형 축적노드의 방사상 내측방향으로 돌출된 돌기형 도전체(41)가 제공된다.
상기 원통형 축적노드(26)의 표면은 캐패시터 절연막(29)으로 피복된다.
상기 축적노드(26)의 외표면은 상기 캐패시터 절연막(29)을 개재하여 셀플레이트(30)로 피복된다.

Description

반도체 메모리장치 및 그의 제조방법
제1도는 종래 DRAM의 블럭도.
제2도는 종래 DRAM에서 메모리셀의 등가 회로도.
제3도는 스택형 커패시터를 구비한 종래 DRAM 메모리셀의 단면도.
제4도는 본 발명에 관련된 분야에서의 메모리셀 어레이의 평면도.
제5도는 제4도의 V-V선에 따른 단면도.
제6도 내지 제20도는 제5도에 도시된 반도체 메모리장치의 제조방법을 나타내는 부분 공정 단면도.
제21도는 본 발명에 관련된 다른 기술분야에서의 반도체 메모리장치의 단면도.
제22도는 제21도에 도시된 반도체 메모리장치의 제조공정에서 주요단계를 도시한 반도체 메모리장치의 부분 단면도.
제23도는 제21도에 도시된 반도체 메모리장치의 제조공정에서 문제점을 지적하기 위한 반도체 메모리장치의 부분 단면도.
제24도는 본 발명의 실시예에 의한 반도체 메모리장치의 비트라인에 평행한 방향으로 자른 단면도.
제25도는 본 발명의 실시예에 의한 반도체 메모리장치의 워드라인에 평행한 방향으로 자른 단면도.
제26(a)도 및 제26(b)도는 본 발명의 실시예에 의한 반도체 메모리장치의 특징부를 나타낸 도면.
제27도 내지 제54도는 본 발명의 제1 실시예에 의한 반도체 메모리장치의 제조공정에 있어서 제1 단계 내지 28 단계를 각각 도시한 부분 공정 단면도.
제55도 내지 제68도는 본 발명의 제2 실시예에 의한 반도체 메모리장치의 제조공정에 있어서 제1 단계 내지 제14 단계를 각각 도시한 부분 공정 단면도.
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 집적도가 증가되더라도 충분한 커패시터 용량을 확보할 수 있는 개선된 반도체 메모리장치 및 그의 제조방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 기기들이 넓리 보급됨에 따라 반도체 메모리장치들에 대한 수요가 급증하고 있다.
기능과 관련하여, 고속동작 및 대규모 저장용량을 구비한 장치들이 요구되고 있다.
이러한 요구에 따라, 반도체 메모리장치들의 집적도, 응답속도 및 안정성 등을 개선하기 위한 기술들이 개발되고 있다.
DRAM(Dynamic Random Access Memories)은 저장정보의 입력과 출력을 랜덤 (random)하게 할 수 있는 반도체 메모리장치의 일종이다.
일반적으로, DRAM은 수많은 정보를 저장하는 저장영역인 메모리셀 어레이와 외부 입력 및 출력에 필요한 주변 회로를 필요로 한다.
제1도는 종래 DRAM의 구조를 나타내는 블록도이다.
제1도에서, DRAM(1)은 저장된 정보의 데이터 신호들을 저장한 메모리셀 어레이(2)와, 단지 저장회로를 형성하는 메모리셀을 선택하는 어드레스 신호를 받기 위한 행과 열 어드레스 버퍼(3)와, 상기 메모리셀을 지정하기 위한 어드레스 신호를 해독하는 열 디코더(decoder)(4) 및 행 디코더(5)와, 상기 지정된 메모리셀에 저장된 신호를 증폭하고 판독하는 센스 리프레쉬(sense refresh) 증폭기(6)와, 데이터 입/출력을 위한 데이타-인 버퍼(7) 및 데이타-아웃 버퍼(8), 및 클럭 신호를 발생하는 클럭 제너레이터(9)를 포함하고 있다.
상기 반도체 칩상의 대면적을 점유하고 있는 메모리셀 어레이(2)는 정보 저장 기능만을 수행하는 다수의 메모리셀로 구성되며, 매트릭스 형태로 설치된다.
제2도는 상기 메모리셀 어레이를 형성하는 4 비트용 메모리셀을 도시한 등 가 회로도이다.
각 메모리셀은 하나의 MOS 트랜지스터와 이 트랜지스터에 접속된 하나의 커패시터로 이루어진 소위, 1-트랜지스터/1-커패시터 형이다.
이와 같이, 메모리셀은 단순 구조로 되어 있기 때문에 메모리셀 어레이의 집적도를 쉽게 증가시킬 수 있으며, 대용량의 DRAM에 널리 이용되고 있다.
이러한 DRAM의 메모리셀은 커패시터 구조에 따라 여러가지 형태로 분류될 수 있다.
제3도는 선행기술에 있어서 전형적인 스택형 캐피시터를 구비한 메모리 셀의 구조를 도시한 단면도로서, 하나의 트랜스퍼(transfer)게이트 트랜지스터와 하나의 스택형 커패시터를 포함하고 있다.
상기 트랜스퍼 트랜지스터는 실리콘 기판(10)의 표면에 형성된 한방의 소오스/드레인 영역(11)과, 상기 실리콘 기판(10)의 표면위에 절연층을 개재하여 형성된 게이트 전극(워드라인)(12)을 포함한다.
상기 스택형 커패시터는 상기 게이트 전극(12)과 필드 산화막(13)에 걸쳐 연장되어 있고 상기 하나의 소오스/드레인 영역(11)에 접속된 하부전극(축적 노드)(14), 상기 하부전극(14)의 표면상에 형성된 유전층(15), 및 상기 유전층 (15)의 표면위에 형성된 상부전극(셀 플레이트)(16)으로 형성된다.
상기 상부전극(16)은 실리콘 기판(10)상에 형성된 층간 절연막(19)으로 피복된다.
상기 층간 절연막(19)에는, 트랜스퍼 게이트 트랜지스터의 다른 하나의 소오스/드레인 영역의 표면이 노출되는 곳을 통하여 접촉 홀(18)이 형성된다.
상기 접촉 홀(18)을 통하여 트랜스퍼 게이트 트랜지스터의 다른 하나의 소오스/드레인 영역에는 비트(bit)라인(17)이 접속된다.
제4도는 원통형 커패시터를 구비한 반도체 기억소자의 평면도를 도시한 것으로서, DRAM의 다른 형태에 속하며, 일본특개평 제 02-89869 호(1990)에 개시되어 있다.
제5도는 제4도의 V-V선에 따른 단면도이다.
이들 도면을 참조하면, 복수의 워드라인(12a, 12b, 12c, 12d 및 12e)이 실리콘 기판(10)의 표면위에 형성된다.
상기 워드라인(12a, 12b, 12c, 12d 및 12e)에 수직으로 비트라인(21)이 연장되어 있다.
각 메모리셀은 하나의 트랜스퍼 게이트 트랜지스터(22) 및 하나의 커패시터(23)로 구성된다.
상기 트랜스퍼 게이트 트랜지스터(22)는 실리콘 기판(10)의 표면에 형성된 한쌍의 소오스/드레인 영역(11)과, 상기 실리콘 기판(10)의 표면위에 형성된 게이트 전극(워드라인; 12a, 12b)을 포함한다.
상기 워드라인(12a, 12b, 12c, 12d)은 실리콘 기판(10)위에 도포된 절연층(24)으로 피복된다.
상기 절연층(24)에는 하나의 소오스/드레인 영역(11)을 노출시키는 곳에 접촉홀(25)이 설치되어 있다.
상기 접촉 홀(25)을 통하여, 축적(storage)노드(26)가 상기 하나의 소오스/드레인 영역에 접속된다.
상기 축적노드(26)는 하부(bottom)도전부분(27)과 측벽 도전부분(28)을 포함한다.
상기 하부 도전부분(27)은 접촉 홀(25)을 통해 하나의 소오스/드레인 영역(11)과 접촉되며 절연층(24)의 표면을 따라 연장된다.
상기 측벽 도전부분(28)은 하부 도전부분(27)의 외주면을 따라 이어지고 그곳으로부터 상측으로 연장된다.
상기 축적노드(26)의 표면은 캐피시터 절연막(29)으로 피복되고, 커패시터 절연막(29)을 개재하여 셀 플레이트(plate)(30)가 형성된다.
상기 셀 플레이트(30)는 실리콘 기판(10)상에 제공된 층간 절연막(31)으로 피복된다.
상기 층간 절연막(31)위에는 배선층(32)이 설치되고, 이 배선층(32)은 보호막(33)으로 피복된다.
상술한 구조를 갖는 원통형 커패시터에 있어서, 상기 축적노드(26)는 표면이 커패시터 용량으로서 기여하는 측벽 도전부분(28)을 가지고 있기 때문에 커패시터의 전체 용량은 크다.
이하, 제5도에 도시된 상기 반도체 메모리 장치의 제조방법을 설명한다.
제6도 내지 제20도는 제5도에 도시된 반도체 메모리장치의 제조 공정을 단계별로 도시한 부분 공정 단면도이다.
제6도를 참조하면, 실리콘 기판(10)의 주 표면상에 필드 산화막(13)이 LOCOS 방법에 의해 형성된다.
제7도를 참조하면, 게이트 절연막(34)이 실리콘 기판(10)의 표면위에 형성된 후, 그 위에 폴리실리콘으로 이루어진 워드라인(12a, 12b, 12c, 126)이 형성된다.
상기 워드라인(12a, 12b, 12c, 12d)을 덮는 절연층(24)이 형성된다.
상기 절연층(24)으로 덮인 워드라인(12a, 12b, 12c, 12d)을 마스크로 사용하여, 불순물 이온이 소오스/드레인 영역(11)을 형성하기 위해 실리콘 기판(10)의 표면에 주입된다.
제8도를 참조하면, 비트 라인(17)을 형성하기 위하여 상기 실리콘 기판(10)의 표면위에 텅스텐, 몰리브덴 또는 티타늄과 같은 고융점 금속층이 증착되어 소정의 형상으로 패터닝된다.
상기 패턴된 층은 비트라인(17)을 형성하고, 이 비트라인(17)은 트랜 스퍼 게이트 트랜지스터의 소오스/드레인 영역(11)중 한편에 직접 접촉된다.
상기 비트라인(17)의 표면을 덮기 위해 절연층(35)이 형성된다.
제9도를 참조하면, 불순물을 함유하는 제1 폴리실리콘층(36)이 반도체 기판(10)의 표면위에 CVD 법에 의해 증착된다.
제10도를 참조하면, 실리콘 산화 막으로 이루어진 절연층(37)이 실리콘 기판(10)의 표면위에 증착된다.
제11도를 참조하면, 소정의 형상을 갖는 레지스트 패턴(38)이 상기 절연층(37)의 표면상에 형성된다.
후속 공정에서 볼 수 있는 바와 같이, 레지스트 패턴(38)의 폭(W)은 인접한 커패시터간의 간격을 결정한다.
제12도를 참조하면, 상기 절연층(37)은 레지스트 패턴(38)을 마스크로 사용하여 선택적으로 식각된다.
제12도 및 제13도를 참조하면, 레지스트 패턴(38)이 제거된 후, 불순물을 함유하는 제2 폴리실리콘층(39)이 패턴된 절연층(37)의 측벽면과 상측 표면을 덮을 수 있도록 CVD 법에 의해 실리콘기판(10)의 전표면상에 증착된다.
제14도를 참조하면, 레지스트(40)가 상기 제2 폴리실리콘층(39)의 상표면을 완전히 덮을 수 있도록 실리콘 기판(10)의 표면에 도포된다.
제14도 및 제15도를 참조하면, 상기 제 2 폴리실리콘층(39)의 상단(upper end)표면이 노출되도록 에치-백(etch-back)된다.
제15도 및 제16도를 참조하면, 노출된 제2 폴리실리콘층(39)의 상단 표면이 식각된다.
그 후, HF 용액을 사용한 식각공정에 의해 절연층(37)이 제거된다.
제16도 및 제17도를 참조하면, 자기-정열 방식으로 제1 폴리실리콘층(36)의 노출 영역(36a)이 비등방성 식각으로 제거된다.
이어서, 레지스트(40)가 제거된다.
이러한 공정을 통하여, 축적 노드(26)의 측벽 도전부분(28)과 하부 도전 부분(27)이 형성된다.
제18도를 참조하면, 상기 축적노드(26)의 표면상에 실리콘산화물, 실리콘질화물, 탄탈륨 펜타옥사이드 또는 하프늄 산화물중의 어느 하나로 이루어진 캐피시터 절연막(29)이 형성된다.
제19도를 참조하면, 셀 플레이트(30)가 상기 커패시터 절연막(29)을 개재하여 축적노드(26)의 외주면을 덮도록 형성된다.
상기 셀 플레이트(30)는 불순물을 함유한 폴리실리콘과 같은 물질로 구성된다.
제20도를 참조하면, 상기 셀 플레이트(30)를 덮도록 실리콘기판(10)의 전표면위에 층간 절연막(31)이 형성된다.
소정의 형상을 갖는 배선층(32)이 상기 층간 절연막(31)위에 형성된다.
상기 층간 절연막(31)를 덮는 보호막(33)이 실리콘 기판(10)의 전 표면상에 형성된다.
상기 공정들을 통하여, 제5도에 도시된 반도체 메모리장치가 완성된다.
이와 같이, 원통형 커패시터를 구비한 반도체 메모리장치는 상술한 구조를 가지며, 상술한 방법에 의해 제조된다.
한편, 캐피시터의 표면적을 증가시키기 위하여, 상기 원통형 축적노드의 표면에 실리콘 입자(particle)들로 이루어진 돌출부를 설치하는 방법이 최근에 제안되었다(IEDM, Technical Digest, 1992, pp. 259-263).
제21도는 상기 제안된 방법에 의해 제조된 원통형 커패시터를 구비한 반도체 메모리장치의 단면도이다.
제21도에 도시된 종래 기술과 제20도에 도시된 종래 기술과 서로 다른 점은 축적노드(26)의 외주면 위에 실리콘 입자(41)가 형성되고, 이 실리콘 입자(41)를 포함한 축적노드(26)의 외주면상에 커패시터 절연막(29)이 도포되며, 상기 커패시터 절연막(29)위에 셀 플레이트(30)가 설치된다는 것이다.
제21도에 도시된 반도체 메모리 장치는 이상적인 제조 공정에 의해 서만 얻어질 수 있고, 실제 제조공정으로는 도면에 도시된 일정한 직경을 갖는 실리콘 입자(41)를 제조할 수 없는 문제점을 갖고 있다.
이 문제점을 도면을 참조하여 후술한다.
제22도는 제21도에 도시된 반도체 메모리 장치의 제조공정에서 주요 단계를 도시한 반도체 메모리장치의 부분 단면도이다.
제22도에 도시된 단계는 제17도와 제18도에 도시된 단계 사이에 수행된다.
실리콘 입자(41)는 하기의 방법으로 축적노드(26)의 측벽상에 형성된다.
축적노드(26)가 형성된 실리콘 기관(10)은 감압 CVD 챔버에 실장된다.
상기 CVD 챔버는 600의 온도와 110-7이하의 고진공 상태를 유지하고 있다.
이러한 조건하에서, Si2H6가스가 10초 동안 CVD 챔버를 통하여 흐르면, 실리콘 입자(41)인 미세한 코아들(cores)이 상기 축적노드(26)의 측벽 도전부분(28)과 하부 도전부분(27)의 표면상에 형성된다.
제22도를 참조하면, 실리콘 입자는 일반적으로 5001000정도의 크기를 갖는다.
그러나, 상기 축적노드(26)의 표면 상태가 불균일하거나 공정 조건이 일정하지 않다면, 실리콘 입자(41)의 크기와 밀도는 변화한다.
상기 축적노드(26)의 불균일한 표면 상태는 예를 들어, 축적노드(26)의 표면에 있는 비정질(amorphous)실리콘이 부분적으로 결정화되어 있는 경우, 레지스트의 잔류물 및/또는 에칭 잔류물이 축적노드의 표면에 남아 있는 경우, 그리고 축적노드의 표면위에 자연 산화막이 형성되어 있는 경우에 발생될 수 있다.
일정치 않은 공정 조건은 예를 들어, CVD 공정에서 온도의 변화 및/또는 진공도의 저하에 의해서도 유발될 수 있다.
실리콘 입자(41)의 크기가 불균일한 경우, 소자의 고집적 및 고밀도화에 의해 인접한 축적노드 사이의 공간도 좁아져 다음의 문제를 일으킨다.
제23도를 참조하면, 상호간의 인접거리가 짧은 인접한 축적노드(26)는 실리콘 입자(41)를 통해 단락되고, 그 결과 비트 에러를 일으킬 수 있다.
단락이 발생되지 않는 경우에도, 인접한 축적노드(26) 사이의 공간은 거대한 실리콘 입자(41)의 두께에 따라 간격이 감소됨으로써, 커패시터 절연막(29)과 셀 플레이트(30)가 축적노드(26)의 외주면을 완전히 덮지 못하게 된다.
그 결과, 메모리셀 특성이 저하된다.
본 발명은 상술한 문제점들을 해소하기 위해 안출된 것으로서, 그 목적은 큰 커패시터 용량의 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 원통형 커패시터를 구비하고 인접한 축적노드간의 단락을 방지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 원통형 커패시터를 구비한 반도체 메모리 장치의 제조방법을 제공하는데 있다.
본 발명의 제1 국면에 따르면, 반도체 메모리장치는 장치의 주 표면에 도전 층이 도포된 반도체 기판을 포함한다.
워드 라인과 비트 라인은 상기 반도체 기판상에 형성된다.
상기 워드 라인과 비트 라인은 반도체 기판상에 형성된 절 연막으로 피복된다.
상기 절연막에는 도전층을 부분적으로 노출시키도록 접촉 홀이 설치된다.
원통형 축적노드(storage node)가 상기 도전층에 전기적으로 접속된다.
상기 원통형 축적노드는 접촉 홀을 통하여 도전층에 접속되고 절연막 표면을 따라 설치된 하부 도전부분과, 상기 하부 도전부분의 외주면에 연결되고 상측으로 연장된 측벽 도전부분을 포함한다.
상기 하부 도전부분과 측벽 도전부분으로 이루어진 원통형 축적노드는 원통형 축적노드의 방사상 내측 방향으로 돌출된 돌기형 도전체(conductor)가 설치된 내벽(inner wall)을 구비한다.
반도체 메모리 장치는 돌기형 도전체 외표면을 포함한 원통형 축적노드의 외표면 저면을 피복하는 커패시터 절연막을 더욱 포함한다.
또한, 상기 캐피시터 절연막을 개재하여 원통형 축적노드의 외표면을 피복하는 셀 플레이트(Cell plate)가 설치된다.
본 발명의 제2 국면은 서로 인접한 다수의 원통형 커패시터를 포함하는 반도체 메모리장치의 제조방법을 제공한다.
먼저, 반도체 기판위에 워드라인을 형성한다.
상호간에 워드라인을 갖는 반도체 기판의 주 표면위에 소오스/드레인 영역을 형성 한다.
상기 소오스/드레인 영역중 한편에 접속된 비트라인이 반도체 기판위에 형성된다.
원통형 축적노드가 반도체 기판위에 형성된다.
상기 원통형 축적노드는 소오스/드레인 영역중 타편에 접속되고 절연층을 개재하여 워드라인 상측까지 연장된 하부 도전부분과, 상기 하부 도전부분의 외주면으로 부터 상측으로 연장되고 내벽면 및 외벽면을 갖는 측벽 도전부분을 포함한다.
돌기형 도전체는 원통형 축적노드의 측벽 도전부분의 내벽면과 하부 도전부분에만 선택적으로 형성된다.
커패시터 절연막이 상기 돌기형 도전체의 외표면을 포함한 원통형 축적노드의 외표면 전면을 피복하도록 형성된다.
셀 플레이트가 상기 캐피시터 절연막을 개재하여 축적노드의 외표면을 피복하도록 형성된다.
본 발명의 제3 국면은 서로 인접한 다수의 원통형 커패시터를 포함 하는 반도체 메모리 장치의 제조방법을 제공한다.
워드라인이 반도체 기판상에 형성된다.
소오스/드레인 영역들이 상호간에 워드라인를 갖는 반도체 기판의 주 표면위에 형성된다.
상기 소오스/드레인 영역중 한편에 접속된 비트 라인이 반도체 기판상에 형성된다.
상기 소오스/드레인 영역중 다른 한편에 접속되고 워드라인과 비트 라인을 피복하는 제1도전막이 절연층을 개재하여 반도체 기판의 상측 표면의 전면위에 형성된다.
상측으로 연장되고 상단(upper end)표면파 측벽을 구비한 절연체 패턴이 원통형 커패시터가 형성된 영역을 제외한 제1 도전막상의 영역에 형성된다.
상기 절연체 패턴의 측벽과 상단 표면을 피복하도록 제1 도전막의 상측표면의 전면위에 제 2 도전막이 형성된다.
상기 제2 도전막의 전표면위에 돌기형 도전체가 형성된다.
상기 절연체 패턴의 상단 표면위에 위치한 제2 도전막 부분은 절연체의 상단표면을 노출시키기 위한 에칭에 의해 선택적으로 제거된다.
상기 노출된 상단 표면으로부터 출발하는 절연체의 패턴 부분은 돌기형 도전체를 지지하는 하부 도전부분과 상기 하부 도전부분의 외주면으로 부터 상측으로 연장되고 내벽면에 돌기형 도전체가 설치된 측벽 도전 부분을 포함하는 원통형 축적노드를 형성하기 위하여, 에칭에 의해 제거된다.
커패시터 절연막이 상기 돌기형 도전체의 표면을 포함한 원통형 축적노드의 외표면 전면을 피복하도록 형성된다.
셀 플레이트는 커패시터 절연막을 개재하여 원통형 축적노드의 외표면을 피복하도록 형성 된다.
본 발명의 제1 국면의 원통형 커패시터를 구비한 반도체 메모리 장치에 의하면, 원통형 축적노드의 내벽면에 표면적을 증가시키는 돌기형 도전체를 설치함으로써 커패시터 용량이 증가된다.
돌기형 도전체가 상기 원통형 축적노드의 외벽면에는 설치되지 않기 때문에 인접한 축적노드 간의 단락이 방지된다.
또한, 돌기형 도전체가 원통형 축적노드의 외벽면에 설치되지 않기 때문에, 셀 플레이트가 축적노드의 외표면에 대한 피복성이 향상된다.
제2 및 제3 국면에 의한 반도체 메모리장치의 제조방법은 돌기형 도전체가 원통형 축적노드의 내벽면에만 형성되어 있기 때문에, 원통형 축적노드와 인접한 원통형 축적노드 사의의 단락이 방지되며, 큰 커패시터 용량을 갖는다.
본 발명의 목적, 특징, 관점 및 이점은 하기 첨부된 도면을 참조한 발명의 상세한 설명에서 보다 명확해 질 것이다.
이하, 본 발명의 실시예를 도면을 참조하여 보다 상세히 설명한다.
제24도는 본 발명의 일실시예에 의한 반도체 메모리 장치의 비트 라인에 평행한 방향으로 자른 단면도이고, 제25도는 본 발명의 일실시예에 의한 반도체 메모리 장치의 워드 라인에 평행한 방향으로 자른 단면도이다.
본 발명의 실시예에 의한 반도체 메모리 장치는 제4도에 도시된 것과 동일한 평면도로 나타낼 수 있다.
본 실시예의 반도체 메모리 장치는 하기의 사항들 이외에는 제5도에 도시된 종래의 반도체 메모리 장치와 유사하다.
동일하거나 대응되는 부분에는 동일한 참조부호를 부여하고, 그에 대한 설명은 생략한다.
본 발명의 반도체 메모리 장치는 하부 도전부분(27)과 측벽 도전부분(28)으로 이루어진 원통형 축적노드(26)의 내벽면에, 축적노드(26)의 원통 형상의 내측 방향으로 돌출하는 돌기형 도전체인 실리콘 입자(41)가 설치된다는 특징점을 갖는다.
상기 실리콘 입자(41)의 외표면을 포함하여 원통형 축적노드(26)의 외표면 전면을 피복하는 커패시터 절연막(29)이 설치된다.
상술한 구조를 갖는 반도체 메모리 장치의 커패시터 용량에 대해서는 후술한다.
축적노드의 단면 및 평면을 나타낸 제26(a)도 및 제26(b)도를 참조하면, 측벽 도전부분(28)은 6000의 높이를 갖고, 축적노드는 1.00.4(제 26(b)도에 1m으로 표기됨)의 크기를 가지며 ,커패시터 절연막은 SiO2로 환산하여 약 40의 두께를 갖는다고 가정하는 경우에, 실리콘 입자를 구비하지 않은 종래 장치는 22fF의 커패시터 용량을 갖는다.
반면, 종래의 커패시터 보다 1.5배 정도 큰 커패시터 용량의 표면적을 얻기 위하여, 실리콘 입자를 원통형 축적노드의 내벽면에 형성한 본 실시예에서는 27fF의 커패시터 용량을 얻을 수 있다.
만약, 커패시터의 표면적을 종래의 장치보다 2배 정도 크게 한다면, 33fF의 커패시터 용량을 얻을 수 있다.
소자 특성을 확보하는데 필요한 커패시터 용량은 25fF이다.
이하, 제24도에 도시된 반도체 메모리 장치의 제조방법에 대하여 설명한다.
[실시예 1]
제27도 내지 제54도는 제24도에 도시된 원통형 커패시터가 설치된 반도체 메모리 장치의 제조공정을 각 단계별로 도시한 부분 공정 단면도이다.
제27도를 참조하면, 필드산화막(13)이 실리콘 기판(10)의 주표면상에 형성된다.
상기 실리콘 기판(10)의 표면상에 게이트 산화막(34)을 형성한다.
워드 라인막(12) 및 층간 절연막(24)이 상기 게이트 산화막(34)위에 차례로 형 성 된다.
제28도를 참조하면, 상기 워드 라인막(12) 및 층간 절연막(24)들은 다수의 워드라인(12a, 12b, 12c, 12d)을 형성하기 위해 사진식각 공정에 의해 선택적으로 식각된다.
이때, 상기 층간 절연막(24)은 각 워드라인(12a, 12b, 12c, 12d)의 상부에 잔존한다.
제29도를 참조하면, 절연막(42)이 상기 워드라인(12a, 12b, 12c, 12d)을 피복하도록 실리콘 기판(10)상에 형성된다.
제29도 및 제30도를 참조하면, 상기 워드라인(12a, 12b, 12c, 12d)의 측벽에 측벽 스페이서(spacer)를 형성하기 위하여 상기 절연막(42)이 이방성 식각된다.
이러한 공정을 통하여, 상기 워드라인(12a, 12b, 12c, 12d)이 제 1 절연막(43a, 43b, 43c, 43d)으로 피복된다.
상기 제1 절연막(43a, 43b, 43c, 43d)을 마스크로 사용하여, 불순물 이온을 실리콘 기판(10)의 주 표면에 주입하면, 실리콘 기판(10)의 주 표면에 소오스/드레인 영역(11)이 형성된다.
제31도를 참조하면, 상기 제1 절연막(43a, 43b, 43c, 43d)으로 피복되는 워드 라인(12a, 12b, 12c, 12d)을 피복하기 위한 절연막(44)이 형성된다.
상기 절연막(44)은 비트라인 접촉 홀(18)을 형성하기 위해 선택적으로 에칭된다.
상기 비트라인 접촉 홀(18)을 통하여 소오스/드레인 영역(11)과 접촉 하는 비트 라인막과 절연막(TEOS 산화막)은 실리콘 기판(10)상에 차례로 형성된다.
이러한 비트 라인막과 절연막은 비트 라인(17)형성을 위해 선택적으로 패터닝된다.
이때, 상기 비트 라인(17)상에 절연막(35)이 잔존한다.
제32도를 참조하면, 상기 절연막(35)이 도포된 비트 라인(17)을 피복하도록 절연막(45)이 실리콘 기판(10)상에 형성된다.
제33도를 참조하면, 상기 절연막(45)은 비트 라인(17)의 측벽에 측벽 스페이서를 형성하기 위해 에치-백되어, 상기 소오스/드레인 영역(11)을 부분적으로 노출시 킨다.
제34도를 참조하면, 실리콘 기판(10)의 전 표면이 실리콘 질화막(46)으로 피복된다.
제35도 및 제36도를 참조하면, 레지스트 패턴(38)을 마스크로 사용하여, 다른 소오스/드레인 영역(11)의 표면을 노출시키는 접촉 홀(25)형성하기 위하여 상기 질화막(46)을 선택적으로 식각한다.
제37도를 참조하면, 인(phosphorus) 또는 유사한 불순물이 첨가된 제1 실리콘층(47)이 실리콘 기판(10)의 상측 표면의 전면에 형성된다.
상기 제1 실리콘층(47)은 소오스/드레인 영역(11)중 다른 한편에 접속되고 상기 절연층들을 개재하여 비트 라인(17)과 워드 라인(12a, 12b, 12c, 12d)을 피복한다.
상기 제1 실리콘층(47)은 바람직하게는 비정질(非晶質)이다.
제38도를 참조하면, TEOS 산화막으로 이루어진 절연막(48)이 상기 제1 실리콘층(47)상에 형성된다.
상기 절연막(48)의 형성은 제1 실리콘층(47)이 비정질에서 다결정 실리콘으로 변하지 않도록하기 위하여, 바람직하게는 약 500보다 상대적으로 낮은 온도에서 수행된다.
제38도를 참조하면, 소정의 형상을 갖는 레지스트 패턴(49)들이 상기 절연 막(48)위에 형성된다.
상기 레지스트 패턴(49)의 폭(W)은 인접한 커패시터간의 간격을 결정한다.
제39도 및 제40도를 참조하면, 상기 레지스트 패턴(49)을 마스크로 사용하여 상기 절연막(48)이 선택적으로 식각된다.
제40도 및 제41도를 참조하면, 상기 레지스트 패턴(49)은 제거 된다.
제41도 및 제42도를 참조하면, 인과 같은 불순물을 포함하는 제2 실리콘층(50)이 각 절연층(48)의 상단 표면(48a)과 측벽(48b)을 피복하도록 제1 실리콘층(47)의 상측 전 표면위에 CVD 법으로 증착된다.
바람직하게는, 상기 제2 실리콘층(50)은 비정질이다.
제43도를 참조하면, 레지스트(51)가 상기 제2 실리콘층(50)의 최상부 표면(50a)을 완전히 피복하도록 실리콘 기판(10)의 표면에 도포 된다.
제43도 및 제44도를 참조하면, 상기 레지스트(51)가 제2 실리콘층(50)의 최상부 표면(50a)이 노출되도록 에치-백 된다.
제44도 및 제45도를 참조하면, 노출된 제2 실리콘층의 최상부 표면이 식각에 의해 제거된다.
제45도 및 제46도를 참조하면, 상기 절연막(48)은 HF 또는 유사한 식각액에 의한 에칭에 의해 제거된다.
제46도 및 제47도를 참조하면, 자기-정합 방식으로 상기 제1 실리콘층(47)의 노출 영역(47a)은 이방성 식각되어 제거된다.
이 공정에서, 상기 실리콘질화막(46)은 과도한 식각을 방지하기 위한 에칭 스톱퍼 (stopper)로서 작용한다.
상기 제1 실리콘층(47)의 노출 영역(47a)을 에칭 및 제거함으로서, 원통형 축적노드(26)의 기본 형상이 완성된다.
원통형 축적노드(26)의 하부 도전부분(27)은 소오스/드레인 영역(11)중 다른 한편에 접속되며 상기 절연층을 개재하여 워드라인(12a, 12b, 12c, 12d)의 상측까지 피복하고, 측벽 도전부분(28)은 상기 하부 도전부분(27)의 외주면을 따라 상측으로 연장되며 내벽면(28a) 및 외벽면(28b)을 구비한다.
제47도 및 제48도를 참조하면, 상기 원통형 축적노드(26) 및 원통형 축적노드(26)와 인접한 각 원통형 축적노드(261)(262)는 그들 사이의 공간 (space)(260)을 정의하고, 이 공간은 스핀-온 글래스와 같은 액상 절연막(52)으로 채워진다.
이 절연막(52)의 채움 공정은 실리콘 기판(10)의 전 표면상에 도포된 스핀-온 글래스막의 에치-백에 의해 수행된다.
제48도 및 제49도를 참조하면, 상기 축적노드(26, 261, 262)를 메우고 있는 레지스트(51)는 O2플라즈마에 의한 식각공정으로 제거된다.
제49도 및 제50도를 참조하면, 상기 실리콘 기판(10)은 산(酸) 또는 알카리로 세정(rinse)된 후, CVD 챔버(도시되지 않음)에 실장된다.
감압 CVD 챔버는 600의 온도와 110-7Torr 이하의 고진공 조건으로 설정되어 있다.
그 후, Si2H6가스가 약 10초20초 동안 감압 CVD 챔버로 유입된다.
이로써, 미세한 실리콘 입자(41) 예컨데, 돌기 형상의 도전체들이 원통형 축적노드(26, 261, 262)의 내벽면에 형성한다.
상기 실리콘 입자(41)는 약 100의 직경을 갖는다.
실리콘 입자(41)들은 다음과 같은 메카니즘에 의해 형성된다.
먼저, 상기 원통형 축적노드(26, 261, 262)의 내벽면에 실리콘 박막이 형성된 후, 온도를 상승시키면, 미세한 실리콘 입자(41)의 형성을 위해 실리콘 코아 (core)들이 모아진다.
상기 제1 실리콘층(47)이 비정질인 경우, 실리콘 입자(41)의 형성이 증진된다.
제50도 및 제51도를 참조하면, 상기 절연막(52)은 HF 용액에 의해 제거된다.
이 공정에서, 절연막(35)은 실리콘 질화막(46)에 의해 식각되지 않는다.
제51도 및 제52도를 참조하면, 실리콘질화막, 실리콘산화막, 탄탈륨 펜타옥사이드(tantalum pentaoxide), 하프늄(hafnium)산화막, BaSrTiO2, PbZnTiO 또는 SrTiO를 포함하는 화합물로 이루어진 고유전막인 커패시터 절연막(29)이 원통형 축적노드(26, 261, 262)의 외 표면상에 형성된다.
제53도를 참조하면, 상기 커패시터 절연막(29)을 개재하여 원통형 축적 노드(26, 261, 262)의 외표면을 피복하도록 셀 플레이트(30)가 실리콘 기판(10)상에 형성된다.
상기 셀 플레이트(30)는 불순물이 첨가된 폴리실리콘으로 이루어질 수 있다.
제54도를 참조하면, 상기 셀 플레이트(30)를 피복하도록 층간 절연막(31)이 실리콘 기판(10)의 전 표면상에 형성된다.
소정의 형상을 갖는 배선층(32)이 상기 층간 절연막(31)상에 형성된다.
상기 배선층(32)을 피복하도록 실리콘 기판(10)의 전 표면상에 보호막(33)이 형성된다.
이상의 공정을 통하여 제조된 원통형 커패시터를 구비한 반도체 메모리장치는 작은 점유 면적으로 충분한 커패시터 용량을 확보할 수 있다.
[실시예 2]
본 실시예는 원통형 축적노드의 내벽면에 돌기형 도전체를 형성하는 다른 방법에 관한 것이다.
도시되어 있지 않지만, 제27-33도에 도시된 것과 동일한 단계들은 먼저 실시예 1과 유사하게 수행된다.
제55도를 참조하면, 절연막(48)이 제 1 실리콘층(47)상에 형성된다.
제56도를 참조하면, 소정의 형상을 갖는 레지스트 패턴(49)이 절연막(48)의 표면상에 형성된다.
각 레지스트 패턴(49)의 폭(W)은 인접한 커패시터 간의 간격을 결정한다.
제56도 및 제57도를 참조하면, 상기 레지스트 패턴(49)을 마스크로 사용하여 절연막(48)이 선택적으로 식각된다.
제57도 및 제58도를 참조하면, 상기 레지스트 패턴(49)이 제거된 후, 인(P) 등의 불순물이 첨가된 제2 실리콘층(50)이 각 절연층(48)의 측벽과 상단표면을 피복하도록 CVD 법에 의해 실리콘 기판(10)의 전 표면상에 증착된다.
실리콘 기판(10)은 감압 CVD 챔버내에 적재된다.
감압 CVD 챔버는 약 600의 온도와 110-7Torr 이하의 고진공 조건으로 설정된다.
Si2H6가스가 약 1020초 동안 감압 CVD 챔버내로 유입되고, 그 결과 실리콘 입자(41)가 제59도에 도시된 바와 같이, 제2 실리콘층(50)의 전 표면상에 형성된다.
제60도를 참조하면, 상기 제2 실리콘층(50)의 최상부 표면(50a)을 완전히 피복할 수 있도록 레지스트(51)가 실리콘 기판(10)의 표면에 형성된다.
제60도 및 제61도를 참조하면, 상기 제2 실리콘층(50)의 최상부 표면(50a)이 노출되도록 레지스트(51)가 에치-백 된다.
제61도 및 제62도를 참조하면, 제2 실리콘층(50)의 최상부 표면(50a)은 각 절연층(48)의 상단 표면을 노출시키기 위해 식각 및 제거된다.
제62도 및 제63도를 참조하면, 상기 절연막(48)은 HF나 그와 유사한 용액을 사용한 효과적인 식각공정으로 제거된다.
제63도 및 제64도를 참조하면, 상기 제1 실리콘층(47)의 노출 영역(47a)을 식각함으로써, 원통형 축적노드(26)의 기본 형상이 완성된다.
원통형 축적노드(26)의 하부 도전부분(27)은 그 내벽면에 실리콘 입자(41)가 제공되고, 측벽 도전부분(28)은 상기 하부 도전부분(27)의 외주면을 따라 상측으로 연장되며 그 내벽면에 실리콘 입자(41)가 제공된다.
제64도 및 제65도를 참조하면, 상기 레지스트(51)가 제거된다.
제65도 및 제66도를 참조하면, 상기 실리콘 입자(41)의 표면을 포함하여 원통형 축적노드(26)의 외표면을 피복하도록 커패시터 절연막(29)이 실리콘 기판(10)의 전 표면상에 형성된다.
제66도 및 제67도를 참조하면, 상기 절연막(29)을 개재하여 상기 원통형 축적노드(26)의 외 표면상에 셀 플레이트(30)가 형성된다.
상기 셀 플레이트(30)를 피복하도록 실리콘 기판(10)상에 층간 절연막(31)이 형성된다.
제67도 및 제68도를 참조하면, 배선층(32)이 상기 층간 절연막(31)위에 형성된다.
상기 배선층(32)을 피복하도록 보호막(33)이 층간 절연막(31)위에 형성된다.
이상 설명한 바와 같이, 본 발명의 제1 국면의 반도체 메모리 장치에 의하면, 원통형 축적노드의 내벽면에 돌기형 도전체를 형성함으로써, 이 돌기형 도전체의 표면적 증대에 기인하여 커패시터 용량이 증가된다.
또한, 원통형 축적노드와 인접한 원통형 축적노드 사이의 단락도 발생하지 않는다.
본 발명의 제2 및 제3 국면의 반도체 메모리 장치에 의하면, 원통형 축적노드의 내벽 면에만 상기 돌기형 도전체를 형성함으로써, 원통형 축적노드와 이 축적노드에 근접하여 인접한 원통형 축적노드 사이에 발생하는 단락을 방지하는 동시에, 대면적의 커패시터 용량을 제공할 수 있다.

Claims (3)

  1. 그의 주 표면에 도전층이 형성된 반도체 기판과, 상기 반도체 기판상에 형성된 워드라인 및 비트라인과, 상기 워드라인 및 비트라인을 피복하도록 상기 반도체 기판상에 형성된 절연막과, 상기 절연막내에 형성되어 상기 도전층의 일부를 노출시키는 접촉 홀과, 상기 도전층에 전기적으로 접속되는 원통형 축적노드를 구비하며, 상기 원통형 축적노드는 (a) 상기 접촉홀을 통하여 상기 도전층에 접촉하도록 상기 절연막의 표면을 따라 설치된 하부 도전부분과, (b) 상기 하부 도전부분의 외주부에 설치되어 상측으로 향하여 연장되고 내벽과 외벽을 가지는 측벽 도전부분과, (c) 상기 하부 도전부분 및 측벽 도전부분으로 이루어진 상기 원통형축적노드의 내벽면에 설치되고, 상기 원통형 축적노드의 내측으로 돌출하는 돌기형 도전체로 구성되고, 상기 축적노드의 상기 외벽면에는 상기 돌기형 도천체는 존재하지 않으며, 상기 반도체 메모리 장치는 상기 돌기형 도전체의 외표면을 포함하고, 상기 원통형 축적노드의 외표면 전면을 피복하도록 설치된 커패시터 절연막과, 상기 커패시터 절연막을 개재하여 상기 원통형 축적노드의 외표면을 피복하도록 설치된 셀 플레이트를 포함하는 반도체 메모리 장치.
  2. 서로 인접하는 복수의 원통형 커패시터를 포함하는 반도체 메모리 장치의 제조방법에 있어서, 반도체 기판(10)상에 워드라인(12a, 12b, 12c, 12d)을 형성하는 공정과, 상기 워드라인(12a) 양측의 반도체 기판(10)의 주 표면에 소오스/드레인 영역(11)을 형성하는 공정과, 상기 반도체 기판(10)상에, 상기 소오스/드레인 영역중 한편에 접속되고 상기 절연층(24)을 개재하여 상기 워드라인(12b, 12c)의 상측부로 연장되는 하부 도전부분(27)과, 상기 하부 도전부분(27)의 외주부에 이어져 설치되고 상측으로 연장되며 내벽면과 외벽면을 가지는 측벽 도전부분(28)을 포함하는 원통형 축적노드(26)를 형성하는 공정과, 상기 원통형 축적노드(26)의 측벽 도전부분(28)의 내벽면과 상기 하부 도전부분(27)위에만 돌기형 도전체(41)를 선택적으로 형성하는 공정과, 상기 돌기형 도전체(41)의 외표면을 포함하는 상기 원통형 축적 노드(26)의 외표면 전면에 커패시터 절연막(29)을 피복하는 공정, 및 상기 커패시터 절연막(29)을 개재하여 상기 원통형 축적노드(26)의 외 표면에 셀 플레이트(30)를 피복하는 공정을 포함하는 반도체 메모리 장치의 제조방법.
  3. 서로 인접하는 복수의 원통형 커패시터를 포함하는 반도체 메모리 장치의 제조방법에 있어서, 반도체 기판(10)상에 워드라인(12a, 12b, 12c, 12d)을 형성하는 공정과, 상기 워드라인(12a)양측의 반도체 기판(10)의 주 표면에 소오스/ 드레인 영역(11)을 형성하는 공정과, 상기 반도체 기판(10)상에 소오스/드레인 영역(11)중 한편에 접속되는 비트라인(17)을 형성하는 공정과, 상기 소오스/드레인 영역(11)의 타편에 접속되고, 절연층(24)을 개재하여 상기 워드 라인 및 비트 라인을 피복하도록 상기 반도체 기판상의 전면에 제1 도전막(47)을 형성하는 공정과, 상기 제1 도전막(27)상에서 상기 원통형 커패시터가 형성된 영역을 제외한 부분에만 상측으로 연장하는 상단면과 측벽면을 가지는 절연체 패턴(48)을 형성하는 공정과, 상기 절연체 패턴(48)의 상단면 및 측벽면을 피복하도록 상기 제 1도전막(47)의 상표면 전면에 제2 도전막(50)을 피복하는 공정과, 상기 제2 도전막(50)의 전표면에 돌기형 도전체(41)를 형성하는 공정과, 상기 제2 도전막(50)중 상기 절연체 패턴(48)의 상 단면상에 위치하는 부분을 선택적으로 에칭 제거하여 상기 절연체 패턴(48)의 상단면을 노출시키는 공정과, 상기 절연체 패턴(48)을 노출된 부분으로부터 에칭 제거하는 것에 의해 돌기형 도전체(41)가 그 위에 설치된 하부 도전부분과, 그 하부 도전부분의 외주부에 이어져 설치되고 상측으로 향하여 연장되고 또한 그 내벽면에 돌기형 도전체(41)가 설치된 측벽 도전부분 (28)으로 이루어진 원통형 축적노드(26)를 형성하는 공정과, 상기 돌기형 도전체(41)의 표면을 포함한 상기 원통형 축적노드 (26)의 외표면 전면에 커패시터 절연막(29)을 피복하는 공정과, 상기 커패시터 절연막(29)을 개재하여 원통형 축적노드(26)의 외 표면에 셀 플레이트(30)를 형성하는 공정을 포함하는 반도체 메모리 장치의 제조방법.
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