KR950004551A - 반도체 메모리장치 및 그의 제조방법 - Google Patents

반도체 메모리장치 및 그의 제조방법 Download PDF

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Abstract

원통형 캐패시터를 구비한 반도체 메모리장치에 있어서, 워드라인들(12a,12b,12c,12d) 및 비트라인(17)이 반도체기판위에 형성된다. 원통형 축적노드는 도전층(11)에 접속된다. 상기 원통형 축적노드(26)의 내벽에는 원통형 축적노드의 방사상 내측방향으로 돌출된 돌기형 도전체(41)가 제공된다. 상기 원통형 축적노드(26)의 표면은 캐패시터 절연막(29)으로 피복된다. 상기 축적노드(26)의 외표면은 상기 캐패시터 절연막(29)을 개재하여 셀 플레이트(30)로 피복된다.

Description

반도체 메모리장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제22도는 반도체 메모리장치의 제조공정에서 주요단계를 도시한 반도체 메모리장치의 부분 단면도.

Claims (12)

  1. 주 표면에 도전층(11)이 형성된 반도체기판(1); 상기 반도체기판(1)상에 형성된 워드라인(12a,12b,12c,12d)과 비트라인(17); 상기 워드라인(12a,12b,12c,12d)과 비트라인(17)을 피복하며, 반도체기판위에 형성된 절연막(24,25); 상기 도전층(11)을 부분적으로 노출시키기 위해 상기 절연막(24)에 형성된 접촉 홀(18); 및 상기 도전층(11)에 전기적으로 접속되는 원통형 축적노드(26)를 구비하고, 상기 원통형 축적노드(26)는 상기 접촉 홀(18)을 통하여 상기 도전층(11)에 접촉되고 상기 절연막(24) 표면을 따라 형성된 하부 도전영역(27), 상기 하부 도전영역(27)의 외주면을 따라 연속되고 위쪽으로 연장 형성된 측벽 도전영역(28), 및 상기 하부 도전영역(27)과 측벽 도전영역(28)으로 이루어진 상기 원통형 축적노드(26)의 내벽에 형성되고, 상기 원통형 축적노드의 방사상 내측 방향으로 돌출된 돌기형 도전체(41)를 포함하며; 상기 돌기형 도전체(41)의 외표면을 포함한 상기 원통형 축적노드(26)의 전 외표면을 피복하는 캐패시터 절연막(29); 및 상기 캐패시터 절연막(29)을 개재하여 상기 원통형 축적노드의 외표면을 피복하는 셀 플레이트(30)를 부가하는 반도체 메모리장치.
  2. 반도체기판(10); 및 상기 반도체기판(10) 상에 형성된 축적노드(26)를 구비하고, 상기 축적노드(26)는 그 외표면에 외표면으로부터 내측으로 움푹 들어간 오목부(93)를 포함하며; 상기 오목부(93)의 표면을 포함한 상기 축적노드(26)의 전 외표면을 피복하는 캐패시터 절연막(29); 및 상기 캐패시터 절연막(29)을 개재하여 상기 축적노드의 외표면을 피복하는 셀 플레이트(30)를 부가하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 오목부(93)의 형상이 구형(spherical)인 반도체 메모리장치.
  4. 제 2 항에 있어서, 상기 오목부(93)를 채우기 위해 상기 축적노드(26)와 상기 캐패시터 절연막(29) 사이에 설치된 실리사이드막(92)을 부가하는 반도체 메모리장치.
  5. 제 2 항에 있어서, 상기 축적노드(26)가 위쪽으로 연장된 원통형 축적노드를 포함하는 반도체 메모리장치.
  6. 제 2 항에 있어서, 상기 축적노드(26)가 스택형 축적노드를 포함하는 반도체 메모리장치.
  7. 반도체기판(10)상에 워드라인(12a,12b,12c,12d)을 형성하는 공정; 상기 워드라인(12a) 양측의 반도체기판(10)의 주 표면에 소스/드레인 영역들(11)을 형성하는 공정; 상기 반도체기판(10)의 하나의 소스/드레인 영역(11)에 접속되는 비트라인(17)을 형성하는 공정; 상기 반도체기판(10) 상에 원통형 축적노드(26)를 형성하되, 상기 원통형 축적노드가 다른 하나의 상기 소스/드레인 영역(11)에 접속되고 절연층(24)을 개재하여 상기 워드라인(12b,12c) 상측까지 펼쳐진 하부 도전영역(27)과, 상기 하부 도전영역(27)의 외주면으로 부터 위쪽으로 연속적으로 연장되고 내벽 및 외벽을 갖는 측벽 도전영역(28)을 구비하도록 형성하는 공정; 상기 원통형 축적노드(26)의 측벽 도전영역(28)의 내벽과 상기 하부 도전영역(27) 위에만 돌기형 도전체(41)를 선택적으로 형성하는 공정; 상기 돌기형 도전체(41)의 외표면을 포함한 상기 원통형 축적노드(26)의 전 외표면을 피복하기 위한 캐패시터 절연막(29)을 형성하는 공정; 및 상기 캐패시터 절연막(29)을 개재하여 상기 원통형 축적노드(26)의 외표면을 피복하기 위한 셀 플레이트(30)를 형성하는 공정으로 이루어진 서로 인접한 다수의 원통형 캐패시터를 포함하는 반도체 메모리장치의 제조방법.
  8. 반도체기판(10)상에 워드라인(12a,12b,12c,12d)을 형성하는 공정; 상기 워드라인(12a) 양측의 반도체기판(10)의 주 표면에 소스/드레인 영역들(11)을 형성하는 공정; 상기 반도체기판(10)의 하나의 소스/드레인 영역(11)에 접속되는 비트라인(17)을 형성하는 공정; 절연층(24)을 개재하여 상기 반도체기판의 전상표면 위에 상기 소스/드레인 영역(11)의 다른 하나에 접속되고 상기 워드라인과 비트라인을 피복하는 제 1도전막(47)을 형성하는 공정; 상기 원통형 캐패시터가 형성된 영역을 제외한 상기 제 1 도전막(47) 상부에 위쪽으로 연장되고 상단 표면과 측벽을 갖는 절연재(insulating member) 패턴(48)을 형성하는 공정; 상기 절연재 패턴(48)의 측벽과 상단 표면을 피복하기 위해 상기 제 1 도전막(47)의 전 상표면 위에 제 2 도전막(50)을 형성하는 공정; 상기 제 2 도전막(50)의 전 표면위에 돌기형 도전체(41)를 형성하는 공정; 상기 절연제(48)의 상단 표면을 노출하기 위해 상기 절연재 패턴(48)의 상단 표면 위에 위치한 제 2 도전막(50) 부위를 식각하여 선택적으로 제거하는 공정; 상기 돌기형 도전체(41)를 지지하는 하부 도전영역(27)과 상기 하부 도전영역(27)의 외주면으로부터 위쪽으로 연속적으로 연장되고 그 내벽에 돌기형 도전체(41)가 제공된 측벽 도전영역(28)을 구비하는 원통형 축적노드(26)를 형성하기 위하여, 상기 노출된 상단 표면으로부터 출발하는 절연재의 패턴(48) 부위를 에칭에 의해 제거하는 공정; 상기 돌기형 도전체(41)의 표면을 포함한 상기 원통형 축적노드(26)의 전 외표면을 피복하기 위한 캐패시터 절연막(29)을 형성하는 공정; 및 상기 캐패시터 절연막(29)을 개재하여 원통형 축적노드(26)의 외표면을 피복하기 위한 셀 플레이트(30)를 형성하는 공정으로 이루어진 서로 인접한 다수의 원통형 캐패시터를 포함하는 반도체 메모리장치의 제조방법.
  9. 반도체기판위에 실리콘으로 이루어진 축적노드(26)를 형성하는 공정; 상기 축적노드(26)의 표면을 피복하기 위한 금속막(90)을 형성하는 공정; 상기 축적노드(26)의 표면위에 실리사이드막(92) 형성을 위해 상기 금속막(90)으로 피복된 축적노드(26)을 가열하는 공정; 상기 실리사이드막(92)을 응결하는 공정; 상기 축적노드(26)의 표면을 피복하기 위한 태캐시터 절연막(29)을 형성하는 공정; 및 상기 캐패시터 절연막(29)을 개재하여 상기 축적노드(26)의 외표면을 피복하기 위한 셀 플레이트(30)를 형성하는 공정으로 이루어진 반도체 메모리장치의 제조방법.
  10. 제 9 항에 있어서, 상기 실리사이드막(92)을 응결하는 공정 후 및 상기 축적노드(26) 표면위에 캐패시터 절연막(29)을 형성하는 공정 전에 상기 축적노드(26)의 표면으로부터 상기 응결된 실리사이드막(92)을 제거하는 공정을 부가하는 반도체 메모리장치의 제조방법.
  11. 제 9 항에 있어서, 상기 실리사이드막(92)의 응결공정은 800℃ 이하의 온도에서 실리사이드막(92)을 가열함으로써 이루어지는 반도체 메모리장치의 제조방법.
  12. 제 9 항에 있어서, 상기 축적노드(26)는 상기 반도체기판으로부터 왼쪽으로 연장된 원통형 축적노드를 포함하는 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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