JPS5961063A - ダイナミツク・メモリ - Google Patents
ダイナミツク・メモリInfo
- Publication number
- JPS5961063A JPS5961063A JP57169531A JP16953182A JPS5961063A JP S5961063 A JPS5961063 A JP S5961063A JP 57169531 A JP57169531 A JP 57169531A JP 16953182 A JP16953182 A JP 16953182A JP S5961063 A JPS5961063 A JP S5961063A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- dynamic memory
- semiconductor substrate
- gate
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置、より詳しくはダイナミック・メそ
りのキャパシタ構造に関する。
りのキャパシタ構造に関する。
(2)従来技術と問題点
1トランジスターセルのダイナミックRA Mの従来例
全第1図に示す0セルはMIS−FETとMISキャパ
シタから構成され、FET’を作動してキャパシタに電
荷が蓄積されたときIIQI、電荷の無いとき金”1′
とする。第1図iI′i高密度化したセル(i’j m
k示し、ンース拡敵(イオン注入)を省略し、反転)
・g全キャバ/り電極とMIS・FETソースの両方に
用いるl#遺である。キャパシタは、半導体基板1の表
面に絶縁層(誘電体f″J)2を形成し、その上にポリ
シリコン等のキャパシタ゛成仏3金形成し、もう一方の
キャパシタ電極としてeよ反転層4全用いて+8成され
る。MIS・F E T’ ij上記のように反転層4
分ソースとして用いるが、ドレイン5は拡散(イオン注
入)して形成さ′n之)。ゲート6は、やけり半導体基
板1の表面Vこ形成さQfC絶縁膜7上に、ポリシリコ
ン等を用いて形成される。勿論、キャパシタ電極3とゲ
ート6の一]にも絶縁層8を設ける。各セル(・1フイ
ールド鼠1じ肚9で包囲され、キャパシタ電極3及びゲ
ート6の上側はpsG#xOで覆われ、その上にアルミ
ニウム等の配線11が設けられている。
全第1図に示す0セルはMIS−FETとMISキャパ
シタから構成され、FET’を作動してキャパシタに電
荷が蓄積されたときIIQI、電荷の無いとき金”1′
とする。第1図iI′i高密度化したセル(i’j m
k示し、ンース拡敵(イオン注入)を省略し、反転)
・g全キャバ/り電極とMIS・FETソースの両方に
用いるl#遺である。キャパシタは、半導体基板1の表
面に絶縁層(誘電体f″J)2を形成し、その上にポリ
シリコン等のキャパシタ゛成仏3金形成し、もう一方の
キャパシタ電極としてeよ反転層4全用いて+8成され
る。MIS・F E T’ ij上記のように反転層4
分ソースとして用いるが、ドレイン5は拡散(イオン注
入)して形成さ′n之)。ゲート6は、やけり半導体基
板1の表面Vこ形成さQfC絶縁膜7上に、ポリシリコ
ン等を用いて形成される。勿論、キャパシタ電極3とゲ
ート6の一]にも絶縁層8を設ける。各セル(・1フイ
ールド鼠1じ肚9で包囲され、キャパシタ電極3及びゲ
ート6の上側はpsG#xOで覆われ、その上にアルミ
ニウム等の配線11が設けられている。
同、ビット線即ちドレイン5、ワード線部ちゲート6、
及びキャパシタ電極3への配線(コンタクト)ハいずれ
も図示しなかった。
及びキャパシタ電極3への配線(コンタクト)ハいずれ
も図示しなかった。
上記のようなダイナミック・メモリのキャパシタ面積と
絶縁膜厚と全下記表に示す。
絶縁膜厚と全下記表に示す。
表
64にビット 50〜601L+イ sio、
35oX256にビ・ソト 20〜30μ
rrj 5i02 250XIMビ・ノド
< 10 μm S L ON 10
0 X ”(* SiO□の場合の予想値) このように64にビットから256にビット、さらに1
Mビットとメモリ容酋が増大するにつれてキャパシタ面
積は縮少し、絶縁膜に810□を使用すると仮定すると
、膜厚が100A程度になるので、絶縁耐圧の大きい膜
を精度よく形成しなければならない0しかし、膜厚は限
界に近い。そこで、Si0g膜より誘電率の高いS i
No 81 ON、’l a z O5膜の使用が試
みられている。
35oX256にビ・ソト 20〜30μ
rrj 5i02 250XIMビ・ノド
< 10 μm S L ON 10
0 X ”(* SiO□の場合の予想値) このように64にビットから256にビット、さらに1
Mビットとメモリ容酋が増大するにつれてキャパシタ面
積は縮少し、絶縁膜に810□を使用すると仮定すると
、膜厚が100A程度になるので、絶縁耐圧の大きい膜
を精度よく形成しなければならない0しかし、膜厚は限
界に近い。そこで、Si0g膜より誘電率の高いS i
No 81 ON、’l a z O5膜の使用が試
みられている。
(3)発明の目的
そこで、以上の如き従来技術の現状に鑑み、本発明は、
ダイナミ9りΦメモリのセルの大きさを増すことなくキ
ャパシタ部分の実効面積を増大し、高密度のメモリにお
いても十分な帯電量を確保することを目的とするもので
ある0 (4)発明の構成 そして、上記目的を達成するために、本発明rよ、MI
S型亀界効果トランジスタとMIS型キャパシタで構成
されるダイナミック・メモリにおいて、該MIS型キャ
パシタが、表面を非平坦化された導電型半導体基板と、
該導′fjL型半導体基板の該非平坦表面上に形成さn
た誘電体層と、該誘電体層上に形成さnた電極とからな
ることを特徴とするダイナミック・メモリを提供する。
ダイナミ9りΦメモリのセルの大きさを増すことなくキ
ャパシタ部分の実効面積を増大し、高密度のメモリにお
いても十分な帯電量を確保することを目的とするもので
ある0 (4)発明の構成 そして、上記目的を達成するために、本発明rよ、MI
S型亀界効果トランジスタとMIS型キャパシタで構成
されるダイナミック・メモリにおいて、該MIS型キャ
パシタが、表面を非平坦化された導電型半導体基板と、
該導′fjL型半導体基板の該非平坦表面上に形成さn
た誘電体層と、該誘電体層上に形成さnた電極とからな
ることを特徴とするダイナミック・メモリを提供する。
以下、本発明の実施例を用いて詳細に説明する0(5)
発明の実施例 第2図は本発明の実施例のダイナミックφメ七りを示す
。従来例と同じ部分は第1図と同じ参照数字を用いた。
発明の実施例 第2図は本発明の実施例のダイナミックφメ七りを示す
。従来例と同じ部分は第1図と同じ参照数字を用いた。
このダイナミック・メモリの特徴は、キャパシタ部分の
半導体基板lの表面に凹凸を形成し、その深さ方向の面
積をもキャパシタの有効面積とすることによって、実効
的なキャパシタ面積即ちキードパシタ容量金増大するこ
とである。
半導体基板lの表面に凹凸を形成し、その深さ方向の面
積をもキャパシタの有効面積とすることによって、実効
的なキャパシタ面積即ちキードパシタ容量金増大するこ
とである。
半導体基板表面に形成する凹凸面は、例えば、上方から
見て瀉3図に示すように溝14を並べて形成することが
できる。
見て瀉3図に示すように溝14を並べて形成することが
できる。
次に、第2図に示したダイナミック・メモリの製造工程
を第4図から)110図を参照して説明する。
を第4図から)110図を参照して説明する。
第4図参照
PdJSE型シリコンウエーノ・(比抵抗10〜20Ω
・crrL) 1に選択酸化を行なって厚さ5000A
のフィールド酸化膜9を形成する。
・crrL) 1に選択酸化を行なって厚さ5000A
のフィールド酸化膜9を形成する。
第5図参照
シリコン基板1のキャパシタ形成部分に反応性イオンエ
ツチングなどで例えば第3図に示した平面的形状の溝(
深さ1/L〜5μ)14を形成する0それから、表面全
酸化して100OA程度の酸化膜15を一旦形成し、そ
の後その酸化膜15f、ウェヴトエッチングで除去する
0 第6図参照 キャパシタ部分に厚さ150〜200人の絶縁膜12f
、形成する。絶縁膜12は例えば酸化膜(Sin2)、
窒化膜(SiN)、酸化性窒化膜(SiON)、その他
(’l’a2Q5Jである。
ツチングなどで例えば第3図に示した平面的形状の溝(
深さ1/L〜5μ)14を形成する0それから、表面全
酸化して100OA程度の酸化膜15を一旦形成し、そ
の後その酸化膜15f、ウェヴトエッチングで除去する
0 第6図参照 キャパシタ部分に厚さ150〜200人の絶縁膜12f
、形成する。絶縁膜12は例えば酸化膜(Sin2)、
窒化膜(SiN)、酸化性窒化膜(SiON)、その他
(’l’a2Q5Jである。
第7図参照
ポリシリコンを厚さ0.4〜1μfil に被>12
L、リンP)を鉱故し−ごシート抵抗呟′に20Ω/
1−Jに調整し、パターニングしてキャパシタt([礒
13 f形成する0 第8図参照 キャパシタ電極13の表面’fc+Iit化して厚さ3
000Aの絶縁層8を形成し、ゲート電極用のコンタク
ト窓明けを行ない、絶縁ノー8tバターニングする。
L、リンP)を鉱故し−ごシート抵抗呟′に20Ω/
1−Jに調整し、パターニングしてキャパシタt([礒
13 f形成する0 第8図参照 キャパシタ電極13の表面’fc+Iit化して厚さ3
000Aの絶縁層8を形成し、ゲート電極用のコンタク
ト窓明けを行ない、絶縁ノー8tバターニングする。
第9図参照
シリコン基板1のトシンスファーゲート部分を酸化して
厚さ200〜400人の絶縁層7を形成した後、そこに
ホウ素[F]>kイオン注入してNETの閾い値をコン
トロールする。それから、ポリシリコンを厚さ3000
Aに被層し、リンP)を拡散してシート抵抗を1097
日に調整し、バタ一二ングしてゲート6を形成する。
厚さ200〜400人の絶縁層7を形成した後、そこに
ホウ素[F]>kイオン注入してNETの閾い値をコン
トロールする。それから、ポリシリコンを厚さ3000
Aに被層し、リンP)を拡散してシート抵抗を1097
日に調整し、バタ一二ングしてゲート6を形成する。
21”;1(1図参照
シリコン基板1のドレイン形成領域にヒ累(As)i1
201ceV、4 X 10I5cm−2の条件でイオ
ン注入してドレイン5を形成する。
201ceV、4 X 10I5cm−2の条件でイオ
ン注入してドレイン5を形成する。
以μt、通常の工程でダイナミック・メモリヲ完成する
。
。
(6)発明の効果
以上の説明から明らかなように、本発明は、MIS型F
ETとMIS型キャパシタで(1゛4成されるダイナミ
ック・メモリにおいて従来のものよりもキャパシタの実
効間績*i°a大し、メモリ各社の増大にを与すること
ができる。
ETとMIS型キャパシタで(1゛4成されるダイナミ
ック・メモリにおいて従来のものよりもキャパシタの実
効間績*i°a大し、メモリ各社の増大にを与すること
ができる。
第1図はダイナミック・メモリの従来例の断面図、第2
図は本発明の実施例のダイナミック蕾メモリの断Ifi
図、渠3図は本発明の実施例のキャパシタ部分の基板平
面図、第4図から410図は本発明の実施列のダイナミ
ック・メモリの製造工程順の断面図である。 に基板、3:キャパシタユズ真、4:反転層(キャパシ
タ電極、ンース)、5ニドレイン、6 : ゲー ト。 特軒出願人 冨士通株式会社 特許出願代理人 弁理上 背 木 朗 弁理士 西 舘 和 之 ブf理士 内 1) 幸 男 弁理士 山 口 昭 之 第3図 ロロロロ ロロロ]−14 0ロロロ ロロロロ 気
図は本発明の実施例のダイナミック蕾メモリの断Ifi
図、渠3図は本発明の実施例のキャパシタ部分の基板平
面図、第4図から410図は本発明の実施列のダイナミ
ック・メモリの製造工程順の断面図である。 に基板、3:キャパシタユズ真、4:反転層(キャパシ
タ電極、ンース)、5ニドレイン、6 : ゲー ト。 特軒出願人 冨士通株式会社 特許出願代理人 弁理上 背 木 朗 弁理士 西 舘 和 之 ブf理士 内 1) 幸 男 弁理士 山 口 昭 之 第3図 ロロロロ ロロロ]−14 0ロロロ ロロロロ 気
Claims (1)
- 1、MIS型゛d界効果トランジスタとMIS型キャパ
シタで(3成されるダイナミック・メモリにおいて、該
MIS型キャパシタが、表面を非平坦化された導電型半
導体基板と、該導電H’2半6体基板の該非平坦表面上
に形成された誘電体層と、該誘電体層上に形成さ九た電
極とからなること?特徴とするダイナミック−メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57169531A JPS5961063A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57169531A JPS5961063A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5961063A true JPS5961063A (ja) | 1984-04-07 |
Family
ID=15888218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57169531A Pending JPS5961063A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5961063A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01119049A (ja) * | 1987-11-02 | 1989-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
US5043780A (en) * | 1990-01-03 | 1991-08-27 | Micron Technology, Inc. | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance |
US5140393A (en) * | 1985-10-08 | 1992-08-18 | Sharp Kabushiki Kaisha | Sensor device |
US5208176A (en) * | 1990-01-16 | 1993-05-04 | Micron Technology, Inc. | Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization |
US5327375A (en) * | 1988-07-08 | 1994-07-05 | Eliyahou Harari | DRAM cell utilizing novel capacitor |
US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
-
1982
- 1982-09-30 JP JP57169531A patent/JPS5961063A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5140393A (en) * | 1985-10-08 | 1992-08-18 | Sharp Kabushiki Kaisha | Sensor device |
JPH01119049A (ja) * | 1987-11-02 | 1989-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
US5327375A (en) * | 1988-07-08 | 1994-07-05 | Eliyahou Harari | DRAM cell utilizing novel capacitor |
US5043780A (en) * | 1990-01-03 | 1991-08-27 | Micron Technology, Inc. | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance |
US5208176A (en) * | 1990-01-16 | 1993-05-04 | Micron Technology, Inc. | Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization |
US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
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