JPS5961063A - ダイナミツク・メモリ - Google Patents
ダイナミツク・メモリInfo
- Publication number
- JPS5961063A JPS5961063A JP57169531A JP16953182A JPS5961063A JP S5961063 A JPS5961063 A JP S5961063A JP 57169531 A JP57169531 A JP 57169531A JP 16953182 A JP16953182 A JP 16953182A JP S5961063 A JPS5961063 A JP S5961063A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- dynamic memory
- semiconductor substrate
- gate
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は半導体装置、より詳しくはダイナミック・メそ
りのキャパシタ構造に関する。
りのキャパシタ構造に関する。
（２）従来技術と問題点
１トランジスターセルのダイナミックＲＡ Ｍの従来例
全第１図に示す０セルはＭＩＳ−ＦＥＴとＭＩＳキャパ
シタから構成され、ＦＥＴ’を作動してキャパシタに電
荷が蓄積されたときＩＩＱＩ、電荷の無いとき金”１′
とする。第１図ｉＩ′ｉ高密度化したセル（ｉ’ｊ ｍ
ｋ示し、ンース拡敵（イオン注入）を省略し、反転）
・ｇ全キャバ／り電極とＭＩＳ・ＦＥＴソースの両方に
用いるｌ＃遺である。キャパシタは、半導体基板１の表
面に絶縁層（誘電体ｆ″Ｊ）２を形成し、その上にポリ
シリコン等のキャパシタ゛成仏３金形成し、もう一方の
キャパシタ電極としてｅよ反転層４全用いて＋８成され
る。ＭＩＳ・Ｆ Ｅ Ｔ’ ｉｊ上記のように反転層４
分ソースとして用いるが、ドレイン５は拡散（イオン注
入）して形成さ′ｎ之）。ゲート６は、やけり半導体基
板１の表面Ｖこ形成さＱｆＣ絶縁膜７上に、ポリシリコ
ン等を用いて形成される。勿論、キャパシタ電極３とゲ
ート６の一］にも絶縁層８を設ける。各セル（・１フイ
ールド鼠１じ肚９で包囲され、キャパシタ電極３及びゲ
ート６の上側はｐｓＧ＃ｘＯで覆われ、その上にアルミ
ニウム等の配線１１が設けられている。
全第１図に示す０セルはＭＩＳ−ＦＥＴとＭＩＳキャパ
シタから構成され、ＦＥＴ’を作動してキャパシタに電
荷が蓄積されたときＩＩＱＩ、電荷の無いとき金”１′
とする。第１図ｉＩ′ｉ高密度化したセル（ｉ’ｊ ｍ
ｋ示し、ンース拡敵（イオン注入）を省略し、反転）
・ｇ全キャバ／り電極とＭＩＳ・ＦＥＴソースの両方に
用いるｌ＃遺である。キャパシタは、半導体基板１の表
面に絶縁層（誘電体ｆ″Ｊ）２を形成し、その上にポリ
シリコン等のキャパシタ゛成仏３金形成し、もう一方の
キャパシタ電極としてｅよ反転層４全用いて＋８成され
る。ＭＩＳ・Ｆ Ｅ Ｔ’ ｉｊ上記のように反転層４
分ソースとして用いるが、ドレイン５は拡散（イオン注
入）して形成さ′ｎ之）。ゲート６は、やけり半導体基
板１の表面Ｖこ形成さＱｆＣ絶縁膜７上に、ポリシリコ
ン等を用いて形成される。勿論、キャパシタ電極３とゲ
ート６の一］にも絶縁層８を設ける。各セル（・１フイ
ールド鼠１じ肚９で包囲され、キャパシタ電極３及びゲ
ート６の上側はｐｓＧ＃ｘＯで覆われ、その上にアルミ
ニウム等の配線１１が設けられている。
同、ビット線即ちドレイン５、ワード線部ちゲート６、
及びキャパシタ電極３への配線（コンタクト）ハいずれ
も図示しなかった。
及びキャパシタ電極３への配線（コンタクト）ハいずれ
も図示しなかった。
上記のようなダイナミック・メモリのキャパシタ面積と
絶縁膜厚と全下記表に示す。
絶縁膜厚と全下記表に示す。
表
６４にビット ５０〜６０１Ｌ＋イ ｓｉｏ、
３５ｏＸ２５６にビ・ソト ２０〜３０μ
ｒｒｊ ５ｉ０２ ２５０ＸＩＭビ・ノド
＜ １０ μｍ Ｓ Ｌ ＯＮ １０
０ Ｘ ”（＊ ＳｉＯ□の場合の予想値） このように６４にビットから２５６にビット、さらに１
Ｍビットとメモリ容酋が増大するにつれてキャパシタ面
積は縮少し、絶縁膜に８１０□を使用すると仮定すると
、膜厚が１００Ａ程度になるので、絶縁耐圧の大きい膜
を精度よく形成しなければならない０しかし、膜厚は限
界に近い。そこで、Ｓｉ０ｇ膜より誘電率の高いＳ ｉ
Ｎｏ ８１ ＯＮ、’ｌ ａ ｚ Ｏ５膜の使用が試
みられている。
３５ｏＸ２５６にビ・ソト ２０〜３０μ
ｒｒｊ ５ｉ０２ ２５０ＸＩＭビ・ノド
＜ １０ μｍ Ｓ Ｌ ＯＮ １０
０ Ｘ ”（＊ ＳｉＯ□の場合の予想値） このように６４にビットから２５６にビット、さらに１
Ｍビットとメモリ容酋が増大するにつれてキャパシタ面
積は縮少し、絶縁膜に８１０□を使用すると仮定すると
、膜厚が１００Ａ程度になるので、絶縁耐圧の大きい膜
を精度よく形成しなければならない０しかし、膜厚は限
界に近い。そこで、Ｓｉ０ｇ膜より誘電率の高いＳ ｉ
Ｎｏ ８１ ＯＮ、’ｌ ａ ｚ Ｏ５膜の使用が試
みられている。
（３）発明の目的
そこで、以上の如き従来技術の現状に鑑み、本発明は、
ダイナミ９りΦメモリのセルの大きさを増すことなくキ
ャパシタ部分の実効面積を増大し、高密度のメモリにお
いても十分な帯電量を確保することを目的とするもので
ある０ （４）発明の構成 そして、上記目的を達成するために、本発明ｒよ、ＭＩ
Ｓ型亀界効果トランジスタとＭＩＳ型キャパシタで構成
されるダイナミック・メモリにおいて、該ＭＩＳ型キャ
パシタが、表面を非平坦化された導電型半導体基板と、
該導′ｆｊＬ型半導体基板の該非平坦表面上に形成さｎ
た誘電体層と、該誘電体層上に形成さｎた電極とからな
ることを特徴とするダイナミック・メモリを提供する。
ダイナミ９りΦメモリのセルの大きさを増すことなくキ
ャパシタ部分の実効面積を増大し、高密度のメモリにお
いても十分な帯電量を確保することを目的とするもので
ある０ （４）発明の構成 そして、上記目的を達成するために、本発明ｒよ、ＭＩ
Ｓ型亀界効果トランジスタとＭＩＳ型キャパシタで構成
されるダイナミック・メモリにおいて、該ＭＩＳ型キャ
パシタが、表面を非平坦化された導電型半導体基板と、
該導′ｆｊＬ型半導体基板の該非平坦表面上に形成さｎ
た誘電体層と、該誘電体層上に形成さｎた電極とからな
ることを特徴とするダイナミック・メモリを提供する。
以下、本発明の実施例を用いて詳細に説明する０（５）
発明の実施例 第２図は本発明の実施例のダイナミックφメ七りを示す
。従来例と同じ部分は第１図と同じ参照数字を用いた。
発明の実施例 第２図は本発明の実施例のダイナミックφメ七りを示す
。従来例と同じ部分は第１図と同じ参照数字を用いた。
このダイナミック・メモリの特徴は、キャパシタ部分の
半導体基板ｌの表面に凹凸を形成し、その深さ方向の面
積をもキャパシタの有効面積とすることによって、実効
的なキャパシタ面積即ちキードパシタ容量金増大するこ
とである。
半導体基板ｌの表面に凹凸を形成し、その深さ方向の面
積をもキャパシタの有効面積とすることによって、実効
的なキャパシタ面積即ちキードパシタ容量金増大するこ
とである。
半導体基板表面に形成する凹凸面は、例えば、上方から
見て瀉３図に示すように溝１４を並べて形成することが
できる。
見て瀉３図に示すように溝１４を並べて形成することが
できる。
次に、第２図に示したダイナミック・メモリの製造工程
を第４図から）１１０図を参照して説明する。
を第４図から）１１０図を参照して説明する。
第４図参照
ＰｄＪＳＥ型シリコンウエーノ・（比抵抗１０〜２０Ω
・ｃｒｒＬ） １に選択酸化を行なって厚さ５０００Ａ
のフィールド酸化膜９を形成する。
・ｃｒｒＬ） １に選択酸化を行なって厚さ５０００Ａ
のフィールド酸化膜９を形成する。
第５図参照
シリコン基板１のキャパシタ形成部分に反応性イオンエ
ツチングなどで例えば第３図に示した平面的形状の溝（
深さ１／Ｌ〜５μ）１４を形成する０それから、表面全
酸化して１００ＯＡ程度の酸化膜１５を一旦形成し、そ
の後その酸化膜１５ｆ、ウェヴトエッチングで除去する
０ 第６図参照 キャパシタ部分に厚さ１５０〜２００人の絶縁膜１２ｆ
、形成する。絶縁膜１２は例えば酸化膜（Ｓｉｎ２）、
窒化膜（ＳｉＮ）、酸化性窒化膜（ＳｉＯＮ）、その他
（’ｌ’ａ２Ｑ５Ｊである。
ツチングなどで例えば第３図に示した平面的形状の溝（
深さ１／Ｌ〜５μ）１４を形成する０それから、表面全
酸化して１００ＯＡ程度の酸化膜１５を一旦形成し、そ
の後その酸化膜１５ｆ、ウェヴトエッチングで除去する
０ 第６図参照 キャパシタ部分に厚さ１５０〜２００人の絶縁膜１２ｆ
、形成する。絶縁膜１２は例えば酸化膜（Ｓｉｎ２）、
窒化膜（ＳｉＮ）、酸化性窒化膜（ＳｉＯＮ）、その他
（’ｌ’ａ２Ｑ５Ｊである。
第７図参照
ポリシリコンを厚さ０．４〜１μｆｉｌ に被＞１２
Ｌ、リンＰ）を鉱故し−ごシート抵抗呟′に２０Ω／
１−Ｊに調整し、パターニングしてキャパシタｔ（［礒
１３ ｆ形成する０ 第８図参照 キャパシタ電極１３の表面’ｆｃ＋Ｉｉｔ化して厚さ３
０００Ａの絶縁層８を形成し、ゲート電極用のコンタク
ト窓明けを行ない、絶縁ノー８ｔバターニングする。
Ｌ、リンＰ）を鉱故し−ごシート抵抗呟′に２０Ω／
１−Ｊに調整し、パターニングしてキャパシタｔ（［礒
１３ ｆ形成する０ 第８図参照 キャパシタ電極１３の表面’ｆｃ＋Ｉｉｔ化して厚さ３
０００Ａの絶縁層８を形成し、ゲート電極用のコンタク
ト窓明けを行ない、絶縁ノー８ｔバターニングする。
第９図参照
シリコン基板１のトシンスファーゲート部分を酸化して
厚さ２００〜４００人の絶縁層７を形成した後、そこに
ホウ素［Ｆ］＞ｋイオン注入してＮＥＴの閾い値をコン
トロールする。それから、ポリシリコンを厚さ３０００
Ａに被層し、リンＰ）を拡散してシート抵抗を１０９７
日に調整し、バタ一二ングしてゲート６を形成する。
厚さ２００〜４００人の絶縁層７を形成した後、そこに
ホウ素［Ｆ］＞ｋイオン注入してＮＥＴの閾い値をコン
トロールする。それから、ポリシリコンを厚さ３０００
Ａに被層し、リンＰ）を拡散してシート抵抗を１０９７
日に調整し、バタ一二ングしてゲート６を形成する。
２１”；１（１図参照
シリコン基板１のドレイン形成領域にヒ累（Ａｓ）ｉ１
２０１ｃｅＶ、４ Ｘ １０Ｉ５ｃｍ−２の条件でイオ
ン注入してドレイン５を形成する。
２０１ｃｅＶ、４ Ｘ １０Ｉ５ｃｍ−２の条件でイオ
ン注入してドレイン５を形成する。
以μｔ、通常の工程でダイナミック・メモリヲ完成する
。
。
（６）発明の効果
以上の説明から明らかなように、本発明は、ＭＩＳ型Ｆ
ＥＴとＭＩＳ型キャパシタで（１゛４成されるダイナミ
ック・メモリにおいて従来のものよりもキャパシタの実
効間績＊ｉ°ａ大し、メモリ各社の増大にを与すること
ができる。
ＥＴとＭＩＳ型キャパシタで（１゛４成されるダイナミ
ック・メモリにおいて従来のものよりもキャパシタの実
効間績＊ｉ°ａ大し、メモリ各社の増大にを与すること
ができる。
第１図はダイナミック・メモリの従来例の断面図、第２
図は本発明の実施例のダイナミック蕾メモリの断Ｉｆｉ
図、渠３図は本発明の実施例のキャパシタ部分の基板平
面図、第４図から４１０図は本発明の実施列のダイナミ
ック・メモリの製造工程順の断面図である。 に基板、３：キャパシタユズ真、４：反転層（キャパシ
タ電極、ンース）、５ニドレイン、６ ： ゲー ト。 特軒出願人 冨士通株式会社 特許出願代理人 弁理上 背 木 朗 弁理士 西 舘 和 之 ブｆ理士 内 １） 幸 男 弁理士 山 口 昭 之 第３図 ロロロロ ロロロ］−１４ ０ロロロ ロロロロ 気
図は本発明の実施例のダイナミック蕾メモリの断Ｉｆｉ
図、渠３図は本発明の実施例のキャパシタ部分の基板平
面図、第４図から４１０図は本発明の実施列のダイナミ
ック・メモリの製造工程順の断面図である。 に基板、３：キャパシタユズ真、４：反転層（キャパシ
タ電極、ンース）、５ニドレイン、６ ： ゲー ト。 特軒出願人 冨士通株式会社 特許出願代理人 弁理上 背 木 朗 弁理士 西 舘 和 之 ブｆ理士 内 １） 幸 男 弁理士 山 口 昭 之 第３図 ロロロロ ロロロ］−１４ ０ロロロ ロロロロ 気
Claims (1)
- １、ＭＩＳ型゛ｄ界効果トランジスタとＭＩＳ型キャパ
シタで（３成されるダイナミック・メモリにおいて、該
ＭＩＳ型キャパシタが、表面を非平坦化された導電型半
導体基板と、該導電Ｈ’２半６体基板の該非平坦表面上
に形成された誘電体層と、該誘電体層上に形成さ九た電
極とからなること？特徴とするダイナミック−メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169531A JPS5961063A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169531A JPS5961063A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961063A true JPS5961063A (ja) | 1984-04-07 |
Family
ID=15888218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169531A Pending JPS5961063A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961063A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119049A (ja) * | 1987-11-02 | 1989-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
| US5043780A (en) * | 1990-01-03 | 1991-08-27 | Micron Technology, Inc. | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance |
| US5140393A (en) * | 1985-10-08 | 1992-08-18 | Sharp Kabushiki Kaisha | Sensor device |
| US5208176A (en) * | 1990-01-16 | 1993-05-04 | Micron Technology, Inc. | Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization |
| US5327375A (en) * | 1988-07-08 | 1994-07-05 | Eliyahou Harari | DRAM cell utilizing novel capacitor |
| US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
-
1982
- 1982-09-30 JP JP57169531A patent/JPS5961063A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140393A (en) * | 1985-10-08 | 1992-08-18 | Sharp Kabushiki Kaisha | Sensor device |
| JPH01119049A (ja) * | 1987-11-02 | 1989-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
| US5327375A (en) * | 1988-07-08 | 1994-07-05 | Eliyahou Harari | DRAM cell utilizing novel capacitor |
| US5043780A (en) * | 1990-01-03 | 1991-08-27 | Micron Technology, Inc. | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance |
| US5208176A (en) * | 1990-01-16 | 1993-05-04 | Micron Technology, Inc. | Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization |
| US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
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