JPH02267962A - 半導体メモリセルとその製造方法 - Google Patents
半導体メモリセルとその製造方法Info
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- JPH02267962A JPH02267962A JP1088623A JP8862389A JPH02267962A JP H02267962 A JPH02267962 A JP H02267962A JP 1088623 A JP1088623 A JP 1088623A JP 8862389 A JP8862389 A JP 8862389A JP H02267962 A JPH02267962 A JP H02267962A
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１トランジスタ・１キヤパシタ型の半導体メ
モリセルとその製造方法に関する。
モリセルとその製造方法に関する。
ＭＯＳダイナミックメモリは、１９７０年のＩＫビット
・ダイナミック・ランダム・アクセス・メモリの発売を
出発点として、以後３年に４倍の割合で、大規模化がな
され、そのメモリセルの面積は一世代に０．３〜０．４
倍に縮小されてきた。メモリセルを縮小しても、ソフト
エラー耐性は低下させないといった観点から、セル容量
の確保が重要な問題となっている。
・ダイナミック・ランダム・アクセス・メモリの発売を
出発点として、以後３年に４倍の割合で、大規模化がな
され、そのメモリセルの面積は一世代に０．３〜０．４
倍に縮小されてきた。メモリセルを縮小しても、ソフト
エラー耐性は低下させないといった観点から、セル容量
の確保が重要な問題となっている。
この問題を解決する方法の一つに、１９８５アイイーイ
ーイー インターナショナル ソリッド−ステート サ
ーキッツ コン゛ファレンスダイジェスト オブ テク
ニカル ペーパーズ（１９８５ＩＥＥＥ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｓｏｌｉｄ−８ｔａｇｅ Ｃ１ｒｃ
ｕｉｔ、ｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｃｓｔ ｏ
ｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）２５１頁で述
べられている方法がある。この方法では、第３図に示す
ように、Ｐ型シリコン基板１に形成された電界効果トラ
ンジスタのゲート電極４上に蓄積電極となる第１導電膜
７を延設することにより蓄積電極の上面のみならず、側
面２曲面も有効な容量部面積として利用し、セル面積の
増大を抑えながら容量を確保している。
ーイー インターナショナル ソリッド−ステート サ
ーキッツ コン゛ファレンスダイジェスト オブ テク
ニカル ペーパーズ（１９８５ＩＥＥＥ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｓｏｌｉｄ−８ｔａｇｅ Ｃ１ｒｃ
ｕｉｔ、ｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｃｓｔ ｏ
ｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）２５１頁で述
べられている方法がある。この方法では、第３図に示す
ように、Ｐ型シリコン基板１に形成された電界効果トラ
ンジスタのゲート電極４上に蓄積電極となる第１導電膜
７を延設することにより蓄積電極の上面のみならず、側
面２曲面も有効な容量部面積として利用し、セル面積の
増大を抑えながら容量を確保している。
この構造で、メモリ動作に必要な容量を確保し、かつセ
ル面積を縮小することを考えると、蓄積電極（第１導電
体膜７）の側面の容量を増大させるため、蓄積電極の厚
さをふやす必要がある。
ル面積を縮小することを考えると、蓄積電極（第１導電
体膜７）の側面の容量を増大させるため、蓄積電極の厚
さをふやす必要がある。
しかし、その様な方法では、蓄ｍ電極が素子分離領域か
ら電界効果トランジスタの上側までを完全に埋め込んで
しまい、蓄積電極に曲面が形成されないため、所望の容
量の確保が困難となる。
ら電界効果トランジスタの上側までを完全に埋め込んで
しまい、蓄積電極に曲面が形成されないため、所望の容
量の確保が困難となる。
本発明の目的は、メモリセルの面積を増大させることな
く、より大きな容量を確保することができる半導体メモ
リセルとその製造方法を提供することにある。
く、より大きな容量を確保することができる半導体メモ
リセルとその製造方法を提供することにある。
本発明の半導体メモリセルは、一つのＭｏ５１〜ランジ
スタと、該ＭＯＳトランジスタのソースドレイン領域の
一方に容量部が接続され、他方にビット線が接続されて
成る半導体メモリセルにおいて、前記容量部が前記一方
のソース・ドレイン領域上に形成される第１導電体膜と
、該第１導電体膜の上に構成された凹形の第２導電膜と
、前記第１及び第２導電体膜の表面に形成される誘電体
膜と、該誘電体膜上に形成される対向電極とから成るこ
とを特徴とする。
スタと、該ＭＯＳトランジスタのソースドレイン領域の
一方に容量部が接続され、他方にビット線が接続されて
成る半導体メモリセルにおいて、前記容量部が前記一方
のソース・ドレイン領域上に形成される第１導電体膜と
、該第１導電体膜の上に構成された凹形の第２導電膜と
、前記第１及び第２導電体膜の表面に形成される誘電体
膜と、該誘電体膜上に形成される対向電極とから成るこ
とを特徴とする。
本発明の半導体メモリセルの製造方法は、半導体基板に
ＭＯＳトランジスタを形成する工程と、前記ＭＯＳトラ
ンジスタの一方のソース・ドレイン領域に接続する第１
導電体膜を形成する工程と°、前記第１導電体膜の上に
該第１導電体膜よりエツチング速度の大きい第２導電体
膜を形成する工程と、前記エツチング速度の差を利用し
て前記第２導電体膜を掘り込んで溝を形成する工程と、
前記第１及び第２導電体膜の表面に誘電体膜を形成する
工程と、該誘電体膜の上に対向電極を形成する工程とを
含んで構成される。
ＭＯＳトランジスタを形成する工程と、前記ＭＯＳトラ
ンジスタの一方のソース・ドレイン領域に接続する第１
導電体膜を形成する工程と°、前記第１導電体膜の上に
該第１導電体膜よりエツチング速度の大きい第２導電体
膜を形成する工程と、前記エツチング速度の差を利用し
て前記第２導電体膜を掘り込んで溝を形成する工程と、
前記第１及び第２導電体膜の表面に誘電体膜を形成する
工程と、該誘電体膜の上に対向電極を形成する工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリセルの一実施例の断面図である
。
。
メモリセルは、電界効果トランジスタと容量部とを有し
ている。
ている。
電界効果トランジスタは、Ｐ型シリコン基板１に形成さ
れたＮ型ソース・ドレイン領域５ａ。
れたＮ型ソース・ドレイン領域５ａ。
５ｂと、ゲート酸化膜３を介して積層されたゲート電極
４とで構成され、ゲート電極４は、第１層間絶縁膜６に
埋め込まれ、第１層間絶縁Ｍ６に形成されたコンタクト
孔１２を通してピッ１へ線１３とＮ型ソース・ドレイン
領域５ａが接続されている。
４とで構成され、ゲート電極４は、第１層間絶縁膜６に
埋め込まれ、第１層間絶縁Ｍ６に形成されたコンタクト
孔１２を通してピッ１へ線１３とＮ型ソース・ドレイン
領域５ａが接続されている。
容量部は、Ｎ型ソース・ドレイン領域５ｂに接続された
第１導電体Ｍ７および溝が形成された第２導電体膜８よ
りなる蓄積電極とセルプレート１０と両者を隔絶する容
量絶縁膜９とからなる。
第１導電体Ｍ７および溝が形成された第２導電体膜８よ
りなる蓄積電極とセルプレート１０と両者を隔絶する容
量絶縁膜９とからなる。
セルプレート１０とビット線１３とは、第２層間絶縁膜
１１で隔絶され、素子分離はシリコン基板１１に形成さ
れたシリコン酸化膜２によりなされている。
１１で隔絶され、素子分離はシリコン基板１１に形成さ
れたシリコン酸化膜２によりなされている。
第２図（ａ）〜（ｇ）は第１図に示す実施例の製造方法
を説明するための製造工程順に示した半導体チップの断
面図である。
を説明するための製造工程順に示した半導体チップの断
面図である。
まず、第２図（ａ）に示すように、面方位（１００）の
Ｐ型シリコン基板１に熱酸化により約４０ｎｍのマスク
酸化膜を形成し、次に、ＣＶＤ法によりシリコン窒化膜
を約１２０ｎｍの厚さに堆積し、フォトリソグラフィ技
術とドライエッチング技術により、素子領域上にマスク
酸化膜とシリコン窒化膜が残る様にパターニングした後
、熱酸化することにより厚さ約６００ｎｍのシリコン酸
化膜２を形成する。そして、シリコン窒化膜とマスク酸
化膜をウェッｌ〜エツチングで除去する。
Ｐ型シリコン基板１に熱酸化により約４０ｎｍのマスク
酸化膜を形成し、次に、ＣＶＤ法によりシリコン窒化膜
を約１２０ｎｍの厚さに堆積し、フォトリソグラフィ技
術とドライエッチング技術により、素子領域上にマスク
酸化膜とシリコン窒化膜が残る様にパターニングした後
、熱酸化することにより厚さ約６００ｎｍのシリコン酸
化膜２を形成する。そして、シリコン窒化膜とマスク酸
化膜をウェッｌ〜エツチングで除去する。
次に、９５０℃の酸化雰囲気中で酸化して厚さ約２０ｎ
ｍのゲート酸化膜３を形成する。ＣＶＤ法により多結晶
シリコン膜を５００ｎｍの厚さに堆積し、通常のフォト
リングラフィ技術とドライエツチング技術によりゲート
電極４を形成する。
ｍのゲート酸化膜３を形成する。ＣＶＤ法により多結晶
シリコン膜を５００ｎｍの厚さに堆積し、通常のフォト
リングラフィ技術とドライエツチング技術によりゲート
電極４を形成する。
次に、第２図（ｂ）に示すように、ヒ素を加速エネルギ
ー１００ｋｅＶ、ドーズ１５ｘ１０＋５ｃｍ−２で注入
し、Ｎ型ソース・ドレイン領域５ａ。
ー１００ｋｅＶ、ドーズ１５ｘ１０＋５ｃｍ−２で注入
し、Ｎ型ソース・ドレイン領域５ａ。
５ｂを形成する９次に、ウェットエツチングでゲート電
極４の直下のゲート酸化膜３のみを残して地金除去する
８次に、ＣＶＤ法によりシリコン酸化膜を堆積し、これ
を第１層間絶縁膜６とする。
極４の直下のゲート酸化膜３のみを残して地金除去する
８次に、ＣＶＤ法によりシリコン酸化膜を堆積し、これ
を第１層間絶縁膜６とする。
次に、第２図（Ｃ）に示すように、シリコン酸化膜２に
隣接する側のＮ型ソース・ドレイン領域５ｂの上の第１
層間絶縁膜２１の一部を通常のフォトリソグラフィ技術
とドライエツチング技術を用いてエツチング除去し、ス
パッタ法によりタングステンシリサイドを堆積し、第１
導電体膜７を形成する。その上に、ＣＶＤ法により多結
晶シリコンを堆積し、リンを熱拡散することにより第２
導電体膜８を形成する６ 次に、第２図（ｄ）に示すように、フォトリングラフィ
技術とドライエツチング技術を用いて第１導電体膜７と
第２導電体膜８を図示する形状に加工する。
隣接する側のＮ型ソース・ドレイン領域５ｂの上の第１
層間絶縁膜２１の一部を通常のフォトリソグラフィ技術
とドライエツチング技術を用いてエツチング除去し、ス
パッタ法によりタングステンシリサイドを堆積し、第１
導電体膜７を形成する。その上に、ＣＶＤ法により多結
晶シリコンを堆積し、リンを熱拡散することにより第２
導電体膜８を形成する６ 次に、第２図（ｄ）に示すように、フォトリングラフィ
技術とドライエツチング技術を用いて第１導電体膜７と
第２導電体膜８を図示する形状に加工する。
次に、第２図（ｅ）に示すように、有機物よりなる平坦
化材１４を塗布し、その上にレジスト膜１５を選択的に
形成する。
化材１４を塗布し、その上にレジスト膜１５を選択的に
形成する。
次に、第２図（ｆ）に示すように、タングステンシリサ
イドよりなる第１導電体膜７に較べて多結晶シリコンよ
りなる第２導電体膜８の方がエツチング速度が大きくな
る条件により異方性エツチングを行なう。この条件を満
たすと第１導電体膜７の上面でエツチングを停止させる
ことができる。しかる後、レジスト膜１５と平坦化材１
４を除去する。
イドよりなる第１導電体膜７に較べて多結晶シリコンよ
りなる第２導電体膜８の方がエツチング速度が大きくな
る条件により異方性エツチングを行なう。この条件を満
たすと第１導電体膜７の上面でエツチングを停止させる
ことができる。しかる後、レジスト膜１５と平坦化材１
４を除去する。
次に、第２図（ｇ）に示すように、第１導電体膜７およ
び第２導電体膜８を熱酸化した後、ＣＶＤ法により多結
晶シリコン膜を堆積させ、リンを熱拡散し、フォトリソ
グラフィ技術とドライエツチング技術によりパターニン
グし、図示する形状の容量絶縁膜９とセルプレート１０
を得る。
び第２導電体膜８を熱酸化した後、ＣＶＤ法により多結
晶シリコン膜を堆積させ、リンを熱拡散し、フォトリソ
グラフィ技術とドライエツチング技術によりパターニン
グし、図示する形状の容量絶縁膜９とセルプレート１０
を得る。
次に、ＣＶＤ法によりシリコン酸化膜よりなる第２層間
絶縁膜１１を堆積した後、コンタクト孔１２をあけ、ア
ルミニウムでビット線１３を形成することにより第１図
に示す構造のメモリセルが得られる。
絶縁膜１１を堆積した後、コンタクト孔１２をあけ、ア
ルミニウムでビット線１３を形成することにより第１図
に示す構造のメモリセルが得られる。
本実施例によって得られるメモリセルにおいては、第１
導電体膜７と第２導電体膜８よりなる蓄積電極が厚いた
め、その側面を容量部として利用できるのに加え、溝が
形成されていることにより、その内面も容量部となるの
で、小さなセル面積で所望の容量を得ることができる。
導電体膜７と第２導電体膜８よりなる蓄積電極が厚いた
め、その側面を容量部として利用できるのに加え、溝が
形成されていることにより、その内面も容量部となるの
で、小さなセル面積で所望の容量を得ることができる。
上記実施例においては、容量絶縁膜９としてシリコンの
熱酸化膜を用いたが、容量値を大きくすること、信頼性
を高めることを主目的としてシリコン酸化膜とシリコン
窒化膜のどちらか一方、あるいは、両方を用いて１層〜
３層構造としてもよい。
熱酸化膜を用いたが、容量値を大きくすること、信頼性
を高めることを主目的としてシリコン酸化膜とシリコン
窒化膜のどちらか一方、あるいは、両方を用いて１層〜
３層構造としてもよい。
また、第１導電体膜７としてタングステンシリサイド、
第２導電体膜８としてリンを拡散した多結晶シリコンを
用いたが、第２導電体膜８に溝を形成する工程の異方性
エツチングにおいて、第１導電体膜７よりも、第２導電
体膜８のエツチング速度が大きく、かつ熱酸化等により
容量絶縁膜９が形成できれば、その材質は本実施例に限
定されるものではなく、例えば、第１導電体としてモリ
ブデンシリサイド、第２導電体としてリン拡散した多結
晶シリコンを用いても良い。
第２導電体膜８としてリンを拡散した多結晶シリコンを
用いたが、第２導電体膜８に溝を形成する工程の異方性
エツチングにおいて、第１導電体膜７よりも、第２導電
体膜８のエツチング速度が大きく、かつ熱酸化等により
容量絶縁膜９が形成できれば、その材質は本実施例に限
定されるものではなく、例えば、第１導電体としてモリ
ブデンシリサイド、第２導電体としてリン拡散した多結
晶シリコンを用いても良い。
以上説明したように、本発明によれば、容量部の構成要
素である蓄積電極が厚い導電体膜よりなっているため、
側面を容量とて利用できるのに加え、溝が形成されてい
ることによりその内面も容量として利用できるので、小
さなセル面積で太きな容量を確保できるという効果が得
られる。また、溝の形成においては、蓄積電極の材料と
してエツチング速度比の大きくとれる二種類の材料を用
いているため、溝深さを自動的に決定することができ、
加工が容易であると共に、溝深さのばらつきに起因する
容量値の変動も抑制できるという効果が得られる。
素である蓄積電極が厚い導電体膜よりなっているため、
側面を容量とて利用できるのに加え、溝が形成されてい
ることによりその内面も容量として利用できるので、小
さなセル面積で太きな容量を確保できるという効果が得
られる。また、溝の形成においては、蓄積電極の材料と
してエツチング速度比の大きくとれる二種類の材料を用
いているため、溝深さを自動的に決定することができ、
加工が容易であると共に、溝深さのばらつきに起因する
容量値の変動も抑制できるという効果が得られる。
線、
４・・・平坦化材、
５・・・レジスト膜。
Claims (2)
- （１）一つのＭＯＳトランジスタと、該ＭＯＳトランジ
スタのソース・ドレイン領域の一方に容量部が接続され
、他方にビット線が接続されて成る半導体メモリセルに
おいて、前記容量部が前記一方のソース・ドレイン領域
上に形成される第１導電体膜と、該第１導電体膜の上に
構成された凹形の第２導電膜と、前記第１及び第２導電
体膜の表面に形成される誘電体膜と、該誘電体膜上に形
成される対向電極とから成ることを特徴とする半導体メ
モリセル。 - （２）半導体基板にＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタの一方のソース・ドレイン
領域に接続する第１導電体膜を形成する工程と、前記第
１導電体膜の上に該第１導電体膜よりエッチング速度の
大きい第２導電体膜を形成する工程と、前記エッチング
速度の差を利用して前記第２導電体膜を掘り込んで溝を
形成する工程と、前記第１及び第２導電体膜の表面に誘
電体膜を形成する工程と、該誘電体膜の上に対向電極を
形成する工程とを含むことを特徴とする半導体メモリセ
ルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088623A JP2794761B2 (ja) | 1989-04-07 | 1989-04-07 | 半導体メモリセルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088623A JP2794761B2 (ja) | 1989-04-07 | 1989-04-07 | 半導体メモリセルとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02267962A true JPH02267962A (ja) | 1990-11-01 |
| JP2794761B2 JP2794761B2 (ja) | 1998-09-10 |
Family
ID=13947937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088623A Expired - Lifetime JP2794761B2 (ja) | 1989-04-07 | 1989-04-07 | 半導体メモリセルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794761B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364068A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 半導体メモリセルとその形成方法 |
| US5206787A (en) * | 1991-04-01 | 1993-04-27 | Fujitsu Limited | Capacitor and method of fabricating same |
| US5273925A (en) * | 1990-11-08 | 1993-12-28 | Nec Corporation | Method of fabricating semiconductor memory device having a cylindrical capacitor electrode |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63240988A (ja) * | 1987-03-27 | 1988-10-06 | Kouei Nakagun | 流量調整槽を有する小規模排水処理装置 |
| JPS6474752A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH0296362A (ja) * | 1988-06-10 | 1990-04-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-04-07 JP JP1088623A patent/JP2794761B2/ja not_active Expired - Lifetime
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Also Published As
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