JPH0296362A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0296362A
JPH0296362A JP1083171A JP8317189A JPH0296362A JP H0296362 A JPH0296362 A JP H0296362A JP 1083171 A JP1083171 A JP 1083171A JP 8317189 A JP8317189 A JP 8317189A JP H0296362 A JPH0296362 A JP H0296362A
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義典 田中
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貴尚 栄森
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置の記憶容量の増加に関する
ものであり、特に記憶容量の一部が半導体基板上の段差
部に乗上げている構造の半導体装置およびその製造方法
に関するものである。
［従来の技術］ 第１６図は、従来の記憶容量を備えた半導体装置の製造
方法を示した工程断面図である。
第１６図（ａ）において、半導体基板１上にたとえば酸
化膜からなる素子分離用絶縁膜３で囲まれた表面領域２
を形成する。
第１６図（ｂ）において、表面に形成されたゲート絶縁
膜５ａ上に、たとえば多結晶シリコンからなる導電膜と
、続いてたとえば酸化膜からなる絶縁膜を堆積し、所定
の位置にゲート電極４を形成するように選択的にエツチ
ングを行なう。続いて、たとえば酸化膜からなる絶縁膜
を堆積し、さらに、ゲート電極４以外の表面領域２が露
出するように酸化膜をエツチングし、同時にゲート電極
４の側壁部にも自己整合的に絶縁膜５ｂを残す。
ゲート電極４は絶縁膜５ｂにより上面および側面部が被
覆される。さらに、ゲート電極４の周囲の表面領域２に
、たとえばイオン注入法により不純物を導入し、基板１
とは反対の導電型の不純物拡散層６を形成する。
第１６図（ｃ）において、ゲート電極４の上部から拡散
層６を経て素子分離用絶縁膜３上の、もう１つのゲート
電極４の上部に達する、たとえば多結晶シリコンからな
る導電膜７を形成する。
第１６図（ｄ）において、たとえば酸化膜と窒化膜の多
層膜からなる蓄積容量形成用絶縁膜８および、たとえば
多結晶シリコンからなる導電膜９を堆積し、導電膜７を
被覆するように記憶容量部を形成する。
以上のような構成の記憶容量部の蓄積容量は、絶縁膜８
で被覆されている導電膜７の表面（表面部と側面部の和
）に比例する。一般に、記憶素子の占め得る面積が集積
度の向上によって１／ｋになれば、導電膜７の表面積も
１／ｋに縮小される。
しかしながら、表面積が１／ｋになっても表面の周囲の
長さは１／Ｊｋにしかならないので、導電膜７の側面積
は、膜厚が同じならば同様に１／Ｊｋにしか縮小されず
、集積度の向上とともに蓄積容量に対する導電膜７の側
面部の寄与率は大きくなる。この側面積を大きくするた
めに導電膜７の膜厚を厚くすると以下のような現象が起
こる。
第１７図は第１６図（ｄ）に示す半導体記憶装置の平面
図である。導電膜７は、ゲート電極４などから形成され
る高段差をまたいで形成されている。そのため膜厚が厚
いと所定の形状にバターニングする工程において、エツ
チングを行なっても余分な導電膜７が段差底部の領域１
０に除去されずに残りやすくなる。また、さらに膜厚の
厚い導電膜７ａは第１８図に示すような構造となりやす
く上部の表面積が減少する。
［発明が解決しようとする課題］ 従来の記憶容量を備えた半導体装置は以上のように構成
されているので、容量の極板間対向面積を増加させるた
め導電膜７の膜厚を厚くすると、パターニングの工程に
おいて余分な導電膜が残り、隣接するパターンと短絡し
やすくなるという問題点があった。また、ゲート電極４
などで形成される段差を反映せず、上部の表面積が減少
し容量が減少するという問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、導電膜の膜厚を厚くせずに、パターン短絡の
少ない、容量を増大させた半導体装置およびその製造方
法を得ることを目的とする。
［課題を解決するための手段］ この発明にかかる半導体装置は、半導体基板と、前記半
導体基板上に形成された凸部と、前記凸部表面に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜上および前記半
導体基板上に形成され、前記第１の絶縁膜上において、
前記第１の絶縁膜から離れた部分、およびその表面上の
段差のうちの少なくともいずれか一方を有する第１の導
電膜と、前記第１の導電膜を被覆するように形成された
第２の絶縁膜と、前記第２の絶縁膜上に形成された第２
の導電膜とを備えたものである。
また、この発明にかかる半導体装置の製造方法は、半導
体基板上に形成された凸部表面に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上および前記半導体基板上
に、前記第１の絶縁膜上において、前記第１の絶縁膜か
ら離れた部分および、その表面上の段差のうちの少なく
ともいずれか一方を有する第１の導電膜を形成する工程
と、前記第１の導電膜を被覆するように第２の絶縁膜を
形成する工程と、前記第２の絶縁膜上に第２の導電膜を
形成する工程とを含むものである。
Ｃ作用コ この発明における第１の導電膜は、第１の絶縁膜上にお
いて第１の絶縁膜から離れた部分およびその表面上の段
差のうちの少なくともいずれか一方を有するので表面積
が増大する。
［実施例］ 以下、この発明の一実施例を図について説明する。
第１図は、この発明の第１の実施例による記憶容量を備
えた半導体装置の製造方法を示した工程断面図である。
第１図（ａ）において、半導体基板１上に、たとえば酸
化膜からなる素子分離用絶縁膜３で囲まれた表面領域２
を形成する。
第１図（ｂ）において、表面に形成されたゲート絶縁膜
５ａ上にゲート電極４を形成し、その上側面部を絶縁膜
５ｂにより被覆する。またゲート電極４の周囲の表面領
域２に不純物拡散層６を形成する。
第１図（Ｃ）において、たとえばシリコンの窒化膜１１
を堆積し、その後不要な部分を除去し、ゲート電極４の
上面および側面部の絶縁膜を完全に被覆するように、か
つ不純物拡散層６の表面の大部分は露出するように窒化
膜１１をパターニングする。
第１図（ｄ）において、たとえばシリコンの酸化膜１２
を堆積し、該酸化膜１２の端部が、後に形成される導電
膜７の下側に入り込むように酸化膜１２をバターニング
する。
第１図（ｅ）において、たとえば多結晶シリコンからな
る導電膜７を堆積し、酸化膜１２上にその一部が重なり
、酸化膜１２．１２間に延在するようにパターンを形成
する。
第１図（ｆ）において、たとえばフッ酸とフッ化アンモ
ニウムを適当な割合で混合させた酸化膜除去液で、酸化
膜１２を除去する。この酸化膜除去工程において、窒化
膜１１は絶縁膜５ｂが同時にエツチング除去されるのを
防止する。
第１図（ｇ）において、蓄積容量形成用絶縁膜８を導電
膜７の露出表面上に、たとえば減圧ＣＶＤ法などによっ
て一様に堆積する。
第１図（ｈ）において、導電膜９を同様に堆積して導電
膜７を完全に被覆する。最終的に図に示すような構造を
得る。
第１図（ｈ）に示す導電膜７の端部は、第２図（ａ）に
示すように、従来の導電膜７の端部（第２図（ｂ））よ
りも表面積が増加している。導電膜７の膜厚をｔ１除去
された酸化膜１２の膜厚をｔｌおよび導電膜７と酸化膜
１２との重なった部分の長さをｔ２とすると、第２図（
ａ）においては、導電膜７の表面および段差部の表面積
が増加し、第２図（ｂ）に示す従来の膜厚ｔから実効的
な膜厚ｔ＋２ｔ、＋ｔ２へ加工上の困難なく大幅に増加
することができる。このようにして極板間の総対向面積
を増加させ蓄積容量を増加させることができる。
第３図は、この発明の第２の実施例による記憶容量を備
えた半導体装置の製造方法を示した工程断面図である。
第３図（ａ）、（ｂ）に示す工程は前述した第１図（ａ
）、（ｂ）に示す工程と同様である。
第３図（ｃ）において、絶縁膜５ｂの上面をフォトレジ
スト（図示せず）などをマスクとして段差１３を形成す
るようにエツチングする。
第３図（ｄ）において、段差１３に乗上げるように導電
膜７を形成する。
第３図（ｅ）において、導電膜７上に蓄積容量形成用絶
縁膜８および導電膜９を順次積層する。
このような構造においても、絶縁膜５ｂの上面に形成さ
れた段差１３に応じて導電膜７の実効的な側面積を増加
させ、蓄積容量を増加させることができる。
また、第４図は、この発明の第３の実施例による記憶容
量を備えた半導体装置の断面構造図である。
第１６図（ｃ）に示す従来の製造方法により得られた構
造に対し、本例では、絶縁膜５ｂの上面に導電膜７をマ
スクとして等方性エツチングを行なう。導電膜７に覆わ
れていない部分および導電膜７の端の直下の絶縁膜５ｂ
はエツチングされ、導電膜７の一部裏面が露出するよう
な段差を形成する。この形成された段差部にも蓄積容量
形成用絶縁膜８および導電膜９を順次積層し、第４図の
ような構造を得る。
このような構造においても絶縁膜５ｂの上面に形成され
た段差に応じて導電膜７の実効的な側面積を増加させ、
蓄積容量を増加させることができる。
第５図は、本発明の第４の実施例を示しており、第４図
に示す構造の変形例である。素子分離用絶縁膜３の代わ
りにフィールドシールド分離のための固定電位を与えら
れた導電膜１６、その上部および側壁部を被覆する絶縁
膜１４、その下部を被覆する絶縁膜１５を用いた半導体
装置に適用した場合の構造断面図が第５図に示される。
この例においても第４図と同様に蓄積容量は増加する。
第６図は、この発明の第５の実施例を示す半導体装置の
断面構造図である。ゲート電極４の上部に乗上げた導電
膜７の端部はその膜厚が他の部分に比べて厚く形成され
ている。この膜厚の厚く形成された段差により導電膜７
の実効的な側面積が増加し、蓄積容量を増加させること
ができる。なお、本例には前述したフィールドシールド
分離構造が適用されている。
第７図は、この発明の第６の実施例を示す半導体装置の
断面構造図である。本例では絶縁膜５ｂ上にさらに絶縁
膜１７を形成し、絶縁膜５ｂ上面に段差を設けた構造を
構成している。この場合においても導電膜７に段差が設
けられ、その表面積が増加する。
第８図ないし第１０図は、本発明の第７の実施例による
半導体装置の構造を示している。第８図は、ＤＲＡＭ　
（Ｄｙｎａｍｉ　ｃ　　ＲａｎｄｏｍＡｃｃｅｓｓ　　
Ｍｅｍｏｒｙ）のメモリセルの平面構造図であり、第９
図は第８図中の切断線ＡＡに沿った方向からの断面構造
図であり、第１０図は第８図中の切断線Ｂ−Ｂに沿った
方向からの断面構造図である。これらの図を参照して、
メモリセルは１個のアクセストランジスタ２１と１つの
キャパシタ２２とから構成されている。各メモリセルは
半導体基板１の表面上に選択的に形成されたフィールド
分離絶縁膜２３によって各々絶縁分離されている。
アクセストランジスタ２１は半導体基板１表面に形成さ
れた１対の不純物領域２４．２４と、薄いゲート酸化膜
２５を介して形成されたゲート電極２６とを備える。不
純物領域２４は相対的に高濃度の不純物領域２４ａと、
相対的に低濃度の不純物領域２４ｂとのいわゆるＬＤＤ
　（Ｌ　ｉ　ｇｈ　ｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉ
ｎ）構造を構成している。また、ゲート電極２６はワー
ド線２７の一部によって構成されている。
キャパシタ２２は多結晶シリコンなどの導電材料からな
る下部電極２８と、この下部電極２８の表面上に形成さ
れた誘電体層２９および多結晶シリコンなどからなる上
部電極３０とから構成される。
下部電極２８はその一部がアクセストランジスタ２１の
一方の不純物領域２４に接続されている。
また、下部電極２８はゲート電極２５の上部からフィー
ルド分離酸化膜２３の上部を通るワード線２７の上面に
まで延在している。さらに、その−部は鉛直上方に延び
た立壁部２８ａを有している。
この下部電極２８の立壁部２８ａは中空直方体の側面に
位置するように構成されている。この立壁部２８ａによ
り下部電極２８の表面積は飛躍的に増大する。
次に、第１１図（ａ）〜（σ）を用いて上記のＤＲＡＭ
のメモリセルの製造工程について説明する。
まず、第１１図（ａ）において、半導体基板１表面の所
定領域にＬＯＧＯ３（Ｌｏｃａ　ｌ　　０ｘｉｄａｔｉ
ｏｎ　　ｏｆ　　５ｉｌｉｃｏｎ）法を用いて厚いフィ
ールド分離酸化膜２３を形成する。
次に、第１１図（ｂ）において、半導体基板１表面を熱
酸化してフィールド分離酸化膜２３に囲まれた半導体基
板表面に酸化膜２５を形成する。
続いて、減圧ＣＶＤ法によりリンがドープされた多結晶
シリコン層３１を形成する。さらにその表面上に減圧Ｃ
ＶＤ法により絶縁膜３２を形成する。
さらに、第１１図（Ｃ）において、フォトリソグラフィ
法およびドライエツチング法を用いて絶縁膜３２、多結
晶シリコン層３１および酸化膜２５を所定の形状にバタ
ーニングする。これによってアクセストランジスタ２１
のゲート酸化膜２５、ゲート電極２６およびワード線２
７が形成される。
次に、第１１図（ｄ）において、バターニングされたゲ
ート電極２６などをマスクとして半導体基板１表面に不
純物イオン３３をイオン注入する。
半導体基板１中に低濃度の不純物領域２４ｂ、２４ｂが
形成される。
さらに、第１１図（ｅ）において、全面に減圧ＣＶＤ法
を用いて酸化膜などの絶縁膜３４を堆積する。
さらに、第１１図（ｆ）において、絶縁膜３４を異方性
エツチングにより選択的に除去する。これによりゲート
電極２６およびワード線２７の上面および側面にのみ絶
縁膜３２．３４を残余する。
その後、第１１図（ｇ）において、絶縁膜３２．３４で
覆われたゲート電極２６およびワード線２７をマスクと
して半導体基板１表面に高濃度の不純物イオン３５をイ
オン注入する。これにより半導体基板１表面に高濃度の
不純物領域２４ａが形成される。そして、同時にＬＤＤ
構造が構成される。
次に第１１図（ｈ）において、減圧ＣＶＤ法により窒化
膜３５を半導体基板１表面上の全面に堆積する。そして
、この窒化膜３５を所定の形状にバターニングする。
そして、第１１図（ｉ）において、窒化膜３５などの表
面上に減圧ＣＶＤ法を用いて多結晶シリコン層を堆積す
る。そして、フォトリソグラフィ法およびエツチング法
を用いてこの多結晶シリコン層を所定の形状にバターニ
ングし、下部電極２８を形成する。下部電極２８の両端
部は各々窒化膜３５の上部に乗上げるようにバターニン
グされる。
さらに、第１１図（ｊ）において、下部電極２８あるい
は窒化膜３５の上面にＣＶＤ法を用いて絶縁膜３６を厚
く堆積する。絶縁膜３６の膜厚は、この後工程で形成さ
れる下部電極２８の立壁部２８ａの高さを規定する。次
に絶縁膜３６の所定の位置に開口部３７を形成する。そ
して、減圧ＣＶＤ法を用いて多結晶シリコン層３８を絶
縁膜３６の表面上および開口部３７の内部に堆積する。
次に第１１図（ｋ）において、多結晶シリコン層３８を
異方性エツチングにより選択的に除去する。これにより
、絶縁膜３６の平坦な表面上および下部電極２８の上面
に堆積した多結晶シリコシ層３８が選択的に除去され、
また絶縁膜３６の開口部３７の内側面に堆積した多結晶
シリコン層３８が選択的に残余する。このエツチング工
程により下部電極２８と一体化した下部電極の立壁部２
８ａが形成される。
さらに、第１１図ＣｆＬ）において、絶縁膜３６を除去
した後、減圧ＣＶＤ法を用いて窒化膜を全面に堆積する
。その後、半導体基板１を酸素雰囲気中で熱処理を施し
、堆積した窒化膜の一部を酸化させ、窒化膜と酸化膜の
複合膜からなる誘電体膜２９を形成する。この誘電体膜
２９は下部電極２８．２８ａの表面を完全に覆うように
形成される。その後、減圧ＣＶＤ法を用いて多結晶シリ
コン層３９が堆積される。
この後、多結晶シリコン層３９および誘電体膜２９が所
定の形状にバターニングされる。さらに、ＣＶＤ法によ
り酸化膜などの層間絶縁膜４０が全面に厚く堆積される
。層間絶縁膜４０中にはコンタクトホール４１が形成さ
れる。コンタクトホール４１中にはタングステン膜４３
がＣＶＤ法により選択的に形成される。そして、このタ
ングステン膜４３の表面上および層間絶縁膜４０の表面
上にスパッタ法を用いてタングステンシリサイド膜４４
などを被着し、所定の形状にバターニングする。この工
程によりビット線４２が形成される。
以上の工程によりＤＲＡＭのメモリセルが製造される。
なお、上記実施例のビット線４２などの配線層は、たと
えば多結晶シリコン層膜、金属シリサイド膜、金属膜、
ＴＥＮ　（チタン窒化）膜あるいはこれらの複合膜を用
いても構わない。
第１２図はこの発明の第８の実施例を示す半導体装置の
断面構造図である。この例においては、上記第７の実施
例に対し下部電極２８の立壁部２８ａの上部にさらに水
平方向に延びた突起部２８ｂが形成されている。この突
起部２８ｂによりさらに下部電極２８の外表面が増大す
る。したがって、これに接して形成される誘電体膜２９
の対向面積も増大する。
第１３図は第１２図に示すＤＲＡＭのメモリセルの下部
電極２８の製造工程の主要部を示す製造工程断面図であ
り、上記第７の実施例の第１１図（ｊ）および第１１図
（ｋ）の工程に相当するものである。すなわち、絶縁膜
３６中に形成された開口部３７の内表面および絶縁膜３
６の表面上には多結晶シリコン層３８が形成される。次
に、多結晶シリコン層３８の表面上に所定の形状のレジ
ストパターン４４を形成する。そして、このレジストパ
ターン４４をマスクとして多結晶シリコン層３８を選択
的に除去する。このフォトリソグラフィ工程およびエツ
チング工程により下部電極２８の突起部２８ｂが形成さ
れる。
第１４図は第８図〜第１０図、および第１２図に示され
た半導体装置のキャパシタの立壁部２８ａの平面形状の
変形例を示している。すなわち、上記のキャパシタの立
壁部２８ａの平面形状は、たとえば第８図の平面図に示
されるように長方形状であった。しかし、キャパシタの
下部電極の立壁部２８ａはたとえば第１４図に示すよう
に長楕円形であっても構わないし、さらには円形であっ
ても構わない。
さらに第１５図は、ＤＲＡＭのキャパシタの下部電極２
８の立壁部２８ａが中空でなく、中実の円柱状の場合を
示す断面構造図である。このような形状はメモリセルの
素子構造が微細化された場合において有効となる。さら
に、この立壁部２８ａの平面形状は円柱状に限らず直方
体状であっても構わないし、また楕円形状であっても構
わない。
以上のように、この発明においては、キャパシタの下部
電極７．２８に対して、その両端部に段差部やあるいは
立壁部などを設けることによりその表面積の拡大を図っ
ている。しかも、平面占有面積の増大を抑制している。
これにより、誘電体膜との対向面積が増大し、キャパシ
タの電荷蓄積容量を増大することができる。
［発明の効果］ 以上のように、この発明によれば、第１の導電膜が第１
の絶縁膜上において第１の絶縁膜から離れた部分および
その表面上の段差のうちの少なくともいずれか一方を有
することにより、第１の°導電膜の表面積が増大するの
で導電膜の膜厚を厚くすることなく、また短絡の少ない
、容量を増大させた半導体装置およびその製造方法を得
ることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）は、この発明の第１の実施例によ
る半導体装置の製造工程断面図である。 第２図は、第１図に示された半導体装置の導電膜の端部
の形状を示した断面形状図である。第３図（ａ）〜（ｅ
）は、この発明の第２の実施例による半導体装置の製造
工程断面図である。第４図は、この発明の第３の実施例
による半導体装置の断面構造図である。第５図は、この
発明の第４の実施例による半導体装置の断面構造図であ
る。第６図は、この発明の第５の実施例による半導体装
置の断面構造図である。第７図は、この発明の第６の実
施例による半導体装置の断面構造図である。第８図は、
この発明の第７の実施例を示すＤＲＡＭのメモリセルの
平面構造図であり、第９図は第８図中の切断線Ａ−Ａに
沿った方向からの断面構造図、また第１０図は第８図中
の切断線Ｂ−Ｂに沿った方向からの断面構造図を示して
いる。第１１図（ａ）〜（Ｑ、）は、第８図ないし第１
０図に示されたＤＲＡＭのメモリセルの製造工程を順に
示した製造工程断面図である。第１２図は、この発明の
第８の実施例を示すＤＲＡＭのメモリセルの断面構造図
である。第１３図は、第１２図に示すメモリセルの主要
な製造工程を示す製造工程断面図である。第１４図は、
第７の実施例および第８の実施例によるメモリセルのキ
ャパシタの下部電極の平面形状の変形例を示す下部電極
平面形状模式図である。第１５図は、さらに第１４図と
同様にキャパシタの下部電極の変形例を示すメモリセル
の断面構造図である。 第１６図（ａ）〜（ｄ）は従来の半導体装置の製造工程
断面図である。第１７図は、従来の半導体装置の平面図
であり、第１８図は従来の半導体装置の断面構造図であ
る。 図において、１は半導体基板、４．２６．２７はゲート
電極（ワード線）　、５ａ、２５はゲート絶縁膜、５ｂ
は絶縁膜、７．２８は導電膜（下部電極）、８．２９は
蓄積容量形成用絶縁膜（誘電体膜）、９．３０は導電膜
（上部電極）、２８ａは下部電極の立壁部、２８ｂは下
部電極２８の突起部を示している。 なお、図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板と、 前記半導体基板上に形成された凸部と、 前記凸部表面に形成された第１の絶縁膜と、前記第１の
    絶縁膜上および前記半導体基板上に形成され、前記第１
    の絶縁膜上において、前記第１の絶縁膜から離れた部分
    、およびその表面上の段差のうちの少なくともいずれか
    一方を有する第１の導電膜と、 前記第１の導電膜を被覆するように形成された第２の絶
    縁膜と、 前記第２の絶縁膜上に形成された第２の導電膜とを備え
    た半導体装置。
  2. （２）容量を有する半導体装置の製造方法であって、 半導体基板上に形成された凸部表面に第１の絶縁膜を形
    成する工程と、 前記第１の絶縁膜上および前記半導体基板上に、前記第
    １の絶縁膜上において、前記第１の絶縁膜から離れた部
    分および、その表面上の段差のうちの少なくともいずれ
    か一方を有する第１の導電膜を形成する工程と、 前記第１の導電膜を被覆するように第２の絶縁膜を形成
    する工程と、 前記第２の絶縁膜上に第２の導電膜を形成する工程とを
    含む、半導体装置の製造方法。
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