JPH0555505A - 半導体メモリセルとその形成方法 - Google Patents
半導体メモリセルとその形成方法Info
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- JPH0555505A JPH0555505A JP3218757A JP21875791A JPH0555505A JP H0555505 A JPH0555505 A JP H0555505A JP 3218757 A JP3218757 A JP 3218757A JP 21875791 A JP21875791 A JP 21875791A JP H0555505 A JPH0555505 A JP H0555505A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】蓄積電極の上面と側面に微小な凹凸を形成した
構造の半導体メモリセルを形成する。 【構成】第１導電部材７の上面に微小な凹凸を形成する
とともに、第１導電部材７の側面に、その表面にシリコ
ン粒子よりなる微小な凹凸を有する多結晶シリコン膜を
形成し、これを第２導電部材８とする。これら第１，第
２導電部材を蓄積電極として用いることにより、実効的
な容量部面積が増大し、小さなメモリセル面積でメモリ
セルの動作に充分な大きな容量を確保することができ
る。
構造の半導体メモリセルを形成する。 【構成】第１導電部材７の上面に微小な凹凸を形成する
とともに、第１導電部材７の側面に、その表面にシリコ
ン粒子よりなる微小な凹凸を有する多結晶シリコン膜を
形成し、これを第２導電部材８とする。これら第１，第
２導電部材を蓄積電極として用いることにより、実効的
な容量部面積が増大し、小さなメモリセル面積でメモリ
セルの動作に充分な大きな容量を確保することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は１トランジスタ・１キャ
パシタ型の半導体メモリセルとその形成方法に関する。
パシタ型の半導体メモリセルとその形成方法に関する。
【０００２】
【従来の技術】ＭＯＳダイナミックメモリは、１９７０
年の１ｋビット・ダイナミック・ランダム・アクセス・
メモリの発売を出発点として、以後３年に４倍の割合で
大規模化がなされ、そのメモリセルの面積は一世代に
０．３〜０．４倍に縮小されてきた。メモリセルを縮小
してもソフトエラー耐性を低下させないために、セル容
量の確保が重要な問題となっている。この問題を解決す
る方策の一つに１９８９年「エクステンディッド・アブ
ストラクト・オブ・ザ・トウエンテイファースト・コン
ファレンス・オン・ソリッド・ステート・デヴァイスィ
ズ・アンド・マテリアルズ」（Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔ ｏｆ ｔｈｅ ２１ｓｔ Ｃｏｎｆｅｒ
ｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃ
ｅｓ ａｎｄＭａｔｅｒｉａｌｓ）第１３７頁〜第１４
０頁に、「キャパシタンス・エンハンスト・スタックト
・キャパシタ・ウィズ・エングレーブド・ストレージ・
エレクトロード・フォー・ディープ・サブミクロン Ｄ
ＲＡＭズ」（Ｃａｐａｃｉｔａｎｃｅ−Ｅｎｈａｎｃｅ
ｄ Ｓｔａｃｋｅｄ−ＣａｐａｃｉｔｏｒｗｉｔｈＥｎ
ｇｒａｖｅｄ ｆｏｒ Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ
ＤＲＡＭｓ）と題して発表された方策がある。この方
策では図４に示すようにＰ型シリコン基板１に形成され
たＭＯＳトランジスタの一方のソース・ドレイン領域５
−１上に蓄積電極として、表面に微小な凹凸を有する導
電部材１７を用いることにより、容量増大を図ってい
る。
年の１ｋビット・ダイナミック・ランダム・アクセス・
メモリの発売を出発点として、以後３年に４倍の割合で
大規模化がなされ、そのメモリセルの面積は一世代に
０．３〜０．４倍に縮小されてきた。メモリセルを縮小
してもソフトエラー耐性を低下させないために、セル容
量の確保が重要な問題となっている。この問題を解決す
る方策の一つに１９８９年「エクステンディッド・アブ
ストラクト・オブ・ザ・トウエンテイファースト・コン
ファレンス・オン・ソリッド・ステート・デヴァイスィ
ズ・アンド・マテリアルズ」（Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔ ｏｆ ｔｈｅ ２１ｓｔ Ｃｏｎｆｅｒ
ｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃ
ｅｓ ａｎｄＭａｔｅｒｉａｌｓ）第１３７頁〜第１４
０頁に、「キャパシタンス・エンハンスト・スタックト
・キャパシタ・ウィズ・エングレーブド・ストレージ・
エレクトロード・フォー・ディープ・サブミクロン Ｄ
ＲＡＭズ」（Ｃａｐａｃｉｔａｎｃｅ−Ｅｎｈａｎｃｅ
ｄ Ｓｔａｃｋｅｄ−ＣａｐａｃｉｔｏｒｗｉｔｈＥｎ
ｇｒａｖｅｄ ｆｏｒ Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ
ＤＲＡＭｓ）と題して発表された方策がある。この方
策では図４に示すようにＰ型シリコン基板１に形成され
たＭＯＳトランジスタの一方のソース・ドレイン領域５
−１上に蓄積電極として、表面に微小な凹凸を有する導
電部材１７を用いることにより、容量増大を図ってい
る。
【０００３】
【発明が解決しようとする課題】しかしながらこの導電
部材１７の表面の凹凸は多結晶シリコン膜をレジストの
微粒子をマスクにエッチングすることにより形成されて
いるため、導電部材１７の上面にしか形成できず、その
側面に凹凸を形成し、容量の増大をすることはできな
い。
部材１７の表面の凹凸は多結晶シリコン膜をレジストの
微粒子をマスクにエッチングすることにより形成されて
いるため、導電部材１７の上面にしか形成できず、その
側面に凹凸を形成し、容量の増大をすることはできな
い。
【０００４】本発明の目的は、蓄積電極の側面にも容易
に微小凹凸を形成し、より大きな容量を確保することが
できる半導体メモリセルとその形成方法を提供すること
にある。
に微小凹凸を形成し、より大きな容量を確保することが
できる半導体メモリセルとその形成方法を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明の半導体メモリセ
ルは、一つのＭＯＳトランジスタと、該ＭＯＳトランジ
スタのソース・ドレイン領域の一方に容量部が接続され
他方にビット線が接続されてなる半導体メモリセルにお
いて、前記容量部の上面に微細な凹凸を有する第１導電
部材と、該第１導電部材の側面を覆うように形成された
微細な凹凸を有する第２導電部材と、前記第１及び第２
導電部材の表面に形成された誘電体膜と、該誘電体膜上
に形成された対向電極を有しているというものである。
ルは、一つのＭＯＳトランジスタと、該ＭＯＳトランジ
スタのソース・ドレイン領域の一方に容量部が接続され
他方にビット線が接続されてなる半導体メモリセルにお
いて、前記容量部の上面に微細な凹凸を有する第１導電
部材と、該第１導電部材の側面を覆うように形成された
微細な凹凸を有する第２導電部材と、前記第１及び第２
導電部材の表面に形成された誘電体膜と、該誘電体膜上
に形成された対向電極を有しているというものである。
【０００６】また、本発明の半導体メモリセルの形成方
法は、半導体基板にＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタのソース・ドレイン領域に
接続する第１導電体膜を被着し、パターニングした後、
凹凸表面を有する第２導電体膜を被着し、該第２導電体
膜表面の凹凸を前記第１導電体膜表面に転写し、第１導
電部材を形成すると同時に該第１導電部材の側面にのみ
第２導電体膜を残し第２導電部材を形成する工程と、前
記第１及び第２導電部材表面に誘電体膜を形成する工程
と、該誘電体膜上に対向電極を形成する工程とを含んで
構成される。
法は、半導体基板にＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタのソース・ドレイン領域に
接続する第１導電体膜を被着し、パターニングした後、
凹凸表面を有する第２導電体膜を被着し、該第２導電体
膜表面の凹凸を前記第１導電体膜表面に転写し、第１導
電部材を形成すると同時に該第１導電部材の側面にのみ
第２導電体膜を残し第２導電部材を形成する工程と、前
記第１及び第２導電部材表面に誘電体膜を形成する工程
と、該誘電体膜上に対向電極を形成する工程とを含んで
構成される。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の半導体メモリセルの一実施
例を示す半導体チップの断面図である。このメモリセル
は、ＭＯＳトランジスタと容量部を有している。ＭＯＳ
トランジスタは、Ｐ型シリコン基板１に形成されたＮ型
ソース・ドレイン領域５−１，５−２と、ゲート酸化膜
３を介して積層されたゲート電極４とで構成され、ゲー
ト電極４はワード線を兼ねている。また、第１層間絶縁
膜６に形成されたコンタクト孔１２を通してビット線１
３とＮ型ソース・ドレイン領域５−２が接続されてい
る。
例を示す半導体チップの断面図である。このメモリセル
は、ＭＯＳトランジスタと容量部を有している。ＭＯＳ
トランジスタは、Ｐ型シリコン基板１に形成されたＮ型
ソース・ドレイン領域５−１，５−２と、ゲート酸化膜
３を介して積層されたゲート電極４とで構成され、ゲー
ト電極４はワード線を兼ねている。また、第１層間絶縁
膜６に形成されたコンタクト孔１２を通してビット線１
３とＮ型ソース・ドレイン領域５−２が接続されてい
る。
【０００９】容量部は、Ｎ型ソース・ドレイン領域５−
１に接続された第１導電部材７及び、第１導電部材の側
面に形成された、第２導電部材８よりなる蓄積電極とセ
ルプレート１０と両者を隔絶する容量絶縁膜９とからな
る。セルプレート１０とビット線１３とは、第２層間絶
縁膜１１で隔絶され、素子分離は、シリコン基板１に形
成されたシリコン酸化膜２によりなされている。
１に接続された第１導電部材７及び、第１導電部材の側
面に形成された、第２導電部材８よりなる蓄積電極とセ
ルプレート１０と両者を隔絶する容量絶縁膜９とからな
る。セルプレート１０とビット線１３とは、第２層間絶
縁膜１１で隔絶され、素子分離は、シリコン基板１に形
成されたシリコン酸化膜２によりなされている。
【００１０】図２（ａ）〜（ｄ）、図３（ａ），（ｂ）
は、本発明の半導体メモリセルの形成方法の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
は、本発明の半導体メモリセルの形成方法の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
【００１１】まず、図２（ａ）に示すように面方位（１
００）のＰ型シリコン基板１に熱酸化膜を形成し、次に
ＣＶＤ法により図示しない窒化シリコン膜を約１２０ｎ
ｍの厚さに堆積し、フォトリソグラフィー技術により、
所定領域上にマスク酸化膜と窒化シリコン膜が残るよう
にパターニングした後、熱酸化することにより厚さ約６
００ｎｍのシリコン酸化膜２を形成して素子領域を区画
する。そして、窒化シリコン膜とマスク酸化膜をウェッ
トエッチングで除去する。
００）のＰ型シリコン基板１に熱酸化膜を形成し、次に
ＣＶＤ法により図示しない窒化シリコン膜を約１２０ｎ
ｍの厚さに堆積し、フォトリソグラフィー技術により、
所定領域上にマスク酸化膜と窒化シリコン膜が残るよう
にパターニングした後、熱酸化することにより厚さ約６
００ｎｍのシリコン酸化膜２を形成して素子領域を区画
する。そして、窒化シリコン膜とマスク酸化膜をウェッ
トエッチングで除去する。
【００１２】次に、９５０℃の酸化雰囲気で酸化して素
子領域に厚さ約２０ｎｍのゲート酸化膜３を形成する。
ＣＶＤ法により多結晶シリコン膜を５００ｎｍの厚さに
堆積し、通常のフォトリソグラフィー技術とドライエッ
チング技術によりゲート電極４を形成する。
子領域に厚さ約２０ｎｍのゲート酸化膜３を形成する。
ＣＶＤ法により多結晶シリコン膜を５００ｎｍの厚さに
堆積し、通常のフォトリソグラフィー技術とドライエッ
チング技術によりゲート電極４を形成する。
【００１３】次に、図２（ｂ）に示すように、ヒ素を加
速エネルギー１００ｋｅＶ，ドーズ量５ｘ１０15ｃｍ-2
で注入し、Ｎ型ソース・ドレイン領域５−１，５−２を
形成する。次に、ウェットエッチングでゲート電極直下
のゲート酸化膜３のみを残して、他を除去する。次にＣ
ＶＤ法によりシリコン酸化膜を堆積し、これを第１層間
絶縁膜６とする。
速エネルギー１００ｋｅＶ，ドーズ量５ｘ１０15ｃｍ-2
で注入し、Ｎ型ソース・ドレイン領域５−１，５−２を
形成する。次に、ウェットエッチングでゲート電極直下
のゲート酸化膜３のみを残して、他を除去する。次にＣ
ＶＤ法によりシリコン酸化膜を堆積し、これを第１層間
絶縁膜６とする。
【００１４】次に、図２（ｃ）に示すように、Ｎ型ソー
ス・ドレイン領域５−１上の第１層間絶縁膜６の一部を
通常のフォトリソグラフィー技術とドライエッチング技
術を用いてエッチング除去し、ＣＶＤ法により多結晶シ
リコン膜１４を堆積し、リンを熱拡散した後、通常のフ
ォトリソグラフィー技術を用いてレジスト膜１５をパタ
ーニングする。次いで、ドライエッチング技術を用いて
多結晶シリコン膜１４を図２（ｄ）に示す形状にエッチ
ングし、続いて、ＬＰＣＶＤ法で、シラン系ガスを用
い、圧力ｌｔｏｒｒ，成長温度５５０℃程度で多結晶シ
リコン膜を成長すると、その表面に直径が８０ｎｍ程度
のシリコンのシリコンの粒子を有する多結晶シリコン膜
１６が得られる。この多結晶シリコン膜１６をウェハ全
面に成長すると、多結晶シリコン膜１６の表面のシリコ
ンの粒子よりなる凹凸が、多結晶シリコン膜１４の上面
に転写され、またその側面には、凹凸形状を残したまま
の多結晶シリコン膜１６が残り、それぞれ図３（ａ）に
図示する、第１導電部材７と第２導電部材８になる。次
に、図３（ｂ）に示したように、第１導電部材７，第２
導電部材８を熱酸化した後、ＣＶＤ法により多結晶シリ
コン膜を堆積させ、リンを熱拡散しフォトリソグラフィ
ー技術とドライエッチング技術により、パターニング
し、図示する形状の容量絶縁膜９とセルプレート１０を
得る。つぎにＣＶＤ法によりシリコン酸化膜よりなる、
第２層間絶縁膜１１を堆積した後、コンタクト孔１２を
開孔し、アルミニウム膜をビット線１３の形状にするこ
とにより、図１に示す構造のメモリセルが得られる。
ス・ドレイン領域５−１上の第１層間絶縁膜６の一部を
通常のフォトリソグラフィー技術とドライエッチング技
術を用いてエッチング除去し、ＣＶＤ法により多結晶シ
リコン膜１４を堆積し、リンを熱拡散した後、通常のフ
ォトリソグラフィー技術を用いてレジスト膜１５をパタ
ーニングする。次いで、ドライエッチング技術を用いて
多結晶シリコン膜１４を図２（ｄ）に示す形状にエッチ
ングし、続いて、ＬＰＣＶＤ法で、シラン系ガスを用
い、圧力ｌｔｏｒｒ，成長温度５５０℃程度で多結晶シ
リコン膜を成長すると、その表面に直径が８０ｎｍ程度
のシリコンのシリコンの粒子を有する多結晶シリコン膜
１６が得られる。この多結晶シリコン膜１６をウェハ全
面に成長すると、多結晶シリコン膜１６の表面のシリコ
ンの粒子よりなる凹凸が、多結晶シリコン膜１４の上面
に転写され、またその側面には、凹凸形状を残したまま
の多結晶シリコン膜１６が残り、それぞれ図３（ａ）に
図示する、第１導電部材７と第２導電部材８になる。次
に、図３（ｂ）に示したように、第１導電部材７，第２
導電部材８を熱酸化した後、ＣＶＤ法により多結晶シリ
コン膜を堆積させ、リンを熱拡散しフォトリソグラフィ
ー技術とドライエッチング技術により、パターニング
し、図示する形状の容量絶縁膜９とセルプレート１０を
得る。つぎにＣＶＤ法によりシリコン酸化膜よりなる、
第２層間絶縁膜１１を堆積した後、コンタクト孔１２を
開孔し、アルミニウム膜をビット線１３の形状にするこ
とにより、図１に示す構造のメモリセルが得られる。
【００１５】本実施例によって得られるメモリセルの蓄
積電極は、その上面と側面にシリコン粒子よりなる微細
の凹凸を有するため、蓄積電極の実効的な容量部面積が
増大し、メモリセル面積を大きくすること無く、所望の
容量が得られる。
積電極は、その上面と側面にシリコン粒子よりなる微細
の凹凸を有するため、蓄積電極の実効的な容量部面積が
増大し、メモリセル面積を大きくすること無く、所望の
容量が得られる。
【００１６】以上の説明においては、容量絶縁膜１１と
して、シリコンの熱酸化膜を用いたが、容量を大きくす
ること、信頼性を高めることを主目的として、シリコン
酸化膜と窒化シリコン膜のどちらか一方、あるいは、両
方を用いて、１〜３層構造としても良い。
して、シリコンの熱酸化膜を用いたが、容量を大きくす
ること、信頼性を高めることを主目的として、シリコン
酸化膜と窒化シリコン膜のどちらか一方、あるいは、両
方を用いて、１〜３層構造としても良い。
【００１７】また、本実施例においは、ビット線１３を
アルミニウム膜とし、蓄積電極と上側を通すとしたが、
アルミニウムをこれよりも融点の高いポリサイドなどに
変え、蓄積電極の下側を通しても良い。
アルミニウム膜とし、蓄積電極と上側を通すとしたが、
アルミニウムをこれよりも融点の高いポリサイドなどに
変え、蓄積電極の下側を通しても良い。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
蓄積電極の上面と側面に微小の凹凸が形成されるため、
実効的な容量部面積が増大し、蓄積電極を大きくする、
言換えればメモリセル面積を大きくする事無く、大きな
容量を確保出来るという効果が得られる。
蓄積電極の上面と側面に微小の凹凸が形成されるため、
実効的な容量部面積が増大し、蓄積電極を大きくする、
言換えればメモリセル面積を大きくする事無く、大きな
容量を確保出来るという効果が得られる。
【図１】本発明の半導体メモリセルの一実施例を示す半
導体チップの断面図である。
導体チップの断面図である。
【図２】本発明の半導体メモリセルの形成方法の一実施
例の説明に使用する工程順断面図の一部である。
例の説明に使用する工程順断面図の一部である。
【図３】本発明の半導体メモリセルの形成方法の一実施
例の説明に使用する工程順断面図の一部である。
例の説明に使用する工程順断面図の一部である。
【図４】従来のメモリセルの一例を示す断面図である。
１ Ｐ型シリコン基板 ２ シリコン酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５−１，５−２ Ｎ型ソース・ドレイン領域 ６ 第１層間絶縁膜 ７ 第１導電部材 ８ 第２導電部材 ９ 容量絶縁膜 １０ セルプレート １１ 第２層間絶縁膜 １２ コンタクト孔 １３ ビット線 １４，１６ 多結晶シリコン膜 １５ レジスト膜 １７ 導電部材
Claims (2)
- 【請求項１】 一つのＭＯＳトランジスタと、該ＭＯＳ
トランジスタのソース・ドレイン領域の一方に容量部が
接続され他方にビット線が接続されてなる半導体メモリ
セルにおいて、前記容量部の上面に微細な凹凸を有する
第１導電部材と、該第１導電部材の側面を覆うように形
成された微細な凹凸を有する第２導電部材と、前記第１
及び第２導電部材の表面に形成された誘電体膜と、該誘
電体膜上に形成された対向電極を有していることを特徴
とする半導体メモリセル。 - 【請求項２】 半導体基板にＭＯＳトランジスタを形成
する工程と、前記ＭＯＳトランジスタのソース・ドレイ
ン領域に接続する第１導電体膜を被着し、パターニング
した後、凹凸表面を有する第２導電体膜を被着し、該第
２導電体膜表面の凹凸を前記第１導電体膜表面に転写
し、第１導電部材を形成すると同時に該第１導電部材の
側面にのみ第２導電体膜を残し第２導電部材を形成する
工程と、前記第１及び第２導電部材表面に誘電体膜を形
成する工程と、該誘電体膜上に対向電極を形成する工程
とを含むことを特徴とする半導体メモリセルの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218757A JPH0555505A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリセルとその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218757A JPH0555505A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリセルとその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555505A true JPH0555505A (ja) | 1993-03-05 |
Family
ID=16724932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218757A Pending JPH0555505A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリセルとその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555505A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226605A (ja) * | 1991-11-19 | 1993-09-03 | Samsung Electron Co Ltd | キャパシタおよびその製造方法 |
| US6188099B1 (en) | 1996-12-24 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Storage capacitor structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315565A (ja) * | 1991-03-20 | 1993-11-26 | Samsung Electron Co Ltd | 高集積半導体メモリ装置のキャパシタ製造方法 |
-
1991
- 1991-08-29 JP JP3218757A patent/JPH0555505A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315565A (ja) * | 1991-03-20 | 1993-11-26 | Samsung Electron Co Ltd | 高集積半導体メモリ装置のキャパシタ製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226605A (ja) * | 1991-11-19 | 1993-09-03 | Samsung Electron Co Ltd | キャパシタおよびその製造方法 |
| US6188099B1 (en) | 1996-12-24 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Storage capacitor structure |
| DE19726069B4 (de) * | 1996-12-24 | 2004-11-04 | Mitsubishi Denki K.K. | Halbleitereinrichtung mit einer unteren und einer oberen Elektrode und zugehöriges Herstellungsverfahren |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980106 |