JPH05136363A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05136363A JPH05136363A JP3300540A JP30054091A JPH05136363A JP H05136363 A JPH05136363 A JP H05136363A JP 3300540 A JP3300540 A JP 3300540A JP 30054091 A JP30054091 A JP 30054091A JP H05136363 A JPH05136363 A JP H05136363A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 11
- 239000002344 surface layer Substances 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 10
- 229910052681 coesite Inorganic materials 0.000 abstract 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract 5
- 239000000377 silicon dioxide Substances 0.000 abstract 5
- 235000012239 silicon dioxide Nutrition 0.000 abstract 5
- 229910052682 stishovite Inorganic materials 0.000 abstract 5
- 229910052905 tridymite Inorganic materials 0.000 abstract 5
- 239000000126 substance Substances 0.000 abstract 3
- 239000010408 film Substances 0.000 description 30
- 229910004298 SiO 2 Inorganic materials 0.000 description 21
- 238000002955 isolation Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 半導体基板（１）上にトランジスタとキャパ
シタとが形成された半導体記憶装置において、前記キャ
パシタが、半導体基板（１）表面層に形成された不純物
拡散層（２）と不純物拡散層（２）上に形成された第１
の誘電体（６）と第１の誘電体（６）上にフィールドプ
レートとして形成された下部プレート電極（７）とで構
成された第１のキャパシタと、下部プレート電極（７）
と下部プレート電極（７）上に形成された第２の誘電体
（８）と第２の誘電体（８）上に形成されたノード電極
（９）とで構成された第２のキャパシタと、ノード電極
（９）とノード電極（９）上に形成された第３の誘電体
（１０）と第３の誘電体（１０）上に形成された上部プ
レート電極（１１）とで構成された第３のキャパシタと
が積層されて構成されている半導体記憶装置。 【効果】 小面積で、高キャパシタ容量の半導体記憶装
置が得られる。
シタとが形成された半導体記憶装置において、前記キャ
パシタが、半導体基板（１）表面層に形成された不純物
拡散層（２）と不純物拡散層（２）上に形成された第１
の誘電体（６）と第１の誘電体（６）上にフィールドプ
レートとして形成された下部プレート電極（７）とで構
成された第１のキャパシタと、下部プレート電極（７）
と下部プレート電極（７）上に形成された第２の誘電体
（８）と第２の誘電体（８）上に形成されたノード電極
（９）とで構成された第２のキャパシタと、ノード電極
（９）とノード電極（９）上に形成された第３の誘電体
（１０）と第３の誘電体（１０）上に形成された上部プ
レート電極（１１）とで構成された第３のキャパシタと
が積層されて構成されている半導体記憶装置。 【効果】 小面積で、高キャパシタ容量の半導体記憶装
置が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
より詳細には小面積でキャパシタ容量の大きなＭＯＳ型
半導体記憶装置に関する。
より詳細には小面積でキャパシタ容量の大きなＭＯＳ型
半導体記憶装置に関する。
【０００２】
【従来の技術】従来より最も簡単なダイナミックＲＡＭ
として、１トランジスタ１キャパシタから構成されるダ
イナミックＲＡＭが知られている。これはトランジスタ
によりゲートをオン／オフすることによりキャパシタの
電荷量を変化させ、任意のメモリセルに記憶がなされ
る。
として、１トランジスタ１キャパシタから構成されるダ
イナミックＲＡＭが知られている。これはトランジスタ
によりゲートをオン／オフすることによりキャパシタの
電荷量を変化させ、任意のメモリセルに記憶がなされ
る。
【０００３】図３はスタックドＤＲＡＭセルを示す断面
図であり、このスタックドＤＲＡＭセルは面積当たりの
容量を増大させるために誘電率の大きい薄膜を挟んだコ
ンデンサを有している。図中（２０）はシリコン基板を
示しており、素子分離領域（２８）が形成されることに
より、素子形成領域が確保されたシリコン基板（２０）
上に酸化膜（２２）を介してゲート電極（２３）が形成
されている。このゲート電極（２３）はワードラインと
してシリコン基板（２０）上に配設されてセレクトトラ
ンジスタを形成している。また、シリコン基板（２０）
表面層であってゲート電極（２３）の両端にはソース／
ドレイン領域（２１）が形成されており、さらに、素子
分離領域（２８）上には隣接セルのワードライン（２
４）が配設されている。ゲート電極（２３）上、ソース
／ドレイン領域（２１）上及びワードライン（２４）上
にわたっては、ソース／ドレイン領域（２１）にコンタ
クトを有するノード電極（２５）が積層されており、ノ
ード電極（２５）上には誘電体（２６）を介してプレー
ト電極（２７）が積層されている。さらにプレート電極
（２７）上には層間絶縁膜（２９）を介して、ノード電
極（２５）とコンタクトを有するソース／ドレイン領域
（２１）とは反対側のソース／ドレイン領域（２１）と
接続されたビットライン（３０）が積層されている。
図であり、このスタックドＤＲＡＭセルは面積当たりの
容量を増大させるために誘電率の大きい薄膜を挟んだコ
ンデンサを有している。図中（２０）はシリコン基板を
示しており、素子分離領域（２８）が形成されることに
より、素子形成領域が確保されたシリコン基板（２０）
上に酸化膜（２２）を介してゲート電極（２３）が形成
されている。このゲート電極（２３）はワードラインと
してシリコン基板（２０）上に配設されてセレクトトラ
ンジスタを形成している。また、シリコン基板（２０）
表面層であってゲート電極（２３）の両端にはソース／
ドレイン領域（２１）が形成されており、さらに、素子
分離領域（２８）上には隣接セルのワードライン（２
４）が配設されている。ゲート電極（２３）上、ソース
／ドレイン領域（２１）上及びワードライン（２４）上
にわたっては、ソース／ドレイン領域（２１）にコンタ
クトを有するノード電極（２５）が積層されており、ノ
ード電極（２５）上には誘電体（２６）を介してプレー
ト電極（２７）が積層されている。さらにプレート電極
（２７）上には層間絶縁膜（２９）を介して、ノード電
極（２５）とコンタクトを有するソース／ドレイン領域
（２１）とは反対側のソース／ドレイン領域（２１）と
接続されたビットライン（３０）が積層されている。
【０００４】
【発明が解決しようとする課題】上記した半導体記憶装
置においては、キャパシタに蓄積された電荷を保持する
ため、キャパシタ容量を大きくすることが必要である。
しかし、セルのキャパシタ容量増加とセルサイズの縮小
とは相反するため、セルを縮小するために種々の工夫が
必要であるという課題があった。
置においては、キャパシタに蓄積された電荷を保持する
ため、キャパシタ容量を大きくすることが必要である。
しかし、セルのキャパシタ容量増加とセルサイズの縮小
とは相反するため、セルを縮小するために種々の工夫が
必要であるという課題があった。
【０００５】本発明はこのような課題を鑑みなされたも
のであり、同じセル面積でもより大きなキャパシタ容量
を得ることができる半導体記憶装置を提供することを目
的としている。
のであり、同じセル面積でもより大きなキャパシタ容量
を得ることができる半導体記憶装置を提供することを目
的としている。
【０００６】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、半導体基板上にトランジスタ
とキャパシタとが形成された半導体記憶装置において、
前記キャパシタが、前記半導体基板表面層に形成された
不純物拡散層と該不純物拡散層上に形成された第１の誘
電体と該第１の誘電体上にフィールドプレートとして形
成された下部プレート電極とで構成された第１のキャパ
シタと、前記下部プレート電極と該下部プレート電極上
に形成された第２の誘電体と該第２の誘電体上に形成さ
れたノード電極とで構成された第２のキャパシタと、前
記ノード電極と該ノード電極上に形成された第３の誘電
体と該第３の誘電体上に形成された上部プレート電極と
で構成された第３のキャパシタとが積層されて構成され
ていることを特徴としている。
るために本発明によれば、半導体基板上にトランジスタ
とキャパシタとが形成された半導体記憶装置において、
前記キャパシタが、前記半導体基板表面層に形成された
不純物拡散層と該不純物拡散層上に形成された第１の誘
電体と該第１の誘電体上にフィールドプレートとして形
成された下部プレート電極とで構成された第１のキャパ
シタと、前記下部プレート電極と該下部プレート電極上
に形成された第２の誘電体と該第２の誘電体上に形成さ
れたノード電極とで構成された第２のキャパシタと、前
記ノード電極と該ノード電極上に形成された第３の誘電
体と該第３の誘電体上に形成された上部プレート電極と
で構成された第３のキャパシタとが積層されて構成され
ていることを特徴としている。
【０００７】本発明において、第１の誘電体、第２の誘
電体及び第３の誘電体はＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ
膜等で形成されるのが好ましく、それらの膜厚はそれぞ
れ８０〜１００Å、５０〜７０Å、５０〜７０Åが好ま
しい。また、下部プレート電極、ノード電極、上部プレ
ート電極はポリシリコン等で形成されるのが好ましく、
各下部プレート電極、ノード電極、上部プレート電極の
厚みは２０００〜３０００Å、７５０〜１５００Å、７
５０〜２５００Åが好ましい。
電体及び第３の誘電体はＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ
膜等で形成されるのが好ましく、それらの膜厚はそれぞ
れ８０〜１００Å、５０〜７０Å、５０〜７０Åが好ま
しい。また、下部プレート電極、ノード電極、上部プレ
ート電極はポリシリコン等で形成されるのが好ましく、
各下部プレート電極、ノード電極、上部プレート電極の
厚みは２０００〜３０００Å、７５０〜１５００Å、７
５０〜２５００Åが好ましい。
【０００８】
【作用】上記した構成によれば、半導体基板上にトラン
ジスタとキャパシタとが形成された半導体記憶装置にお
いて、前記キャパシタが、それぞれ積層された３つのキ
ャパシタによって形成されているので、同じセル面積
で、より大きなキャパシタ容量が得られる。
ジスタとキャパシタとが形成された半導体記憶装置にお
いて、前記キャパシタが、それぞれ積層された３つのキ
ャパシタによって形成されているので、同じセル面積
で、より大きなキャパシタ容量が得られる。
【０００９】また、下部プレート電極がフィールドプレ
ートとして形成されているので、図１に示したように、
素子分離領域（１３）にフィールドトランジスタが形成
される。そこで、このフィールドトランジスタのゲート
電極となる下部プレート電極（７）は常に０Ｖの電位に
固定されることになり、このゲート電極となる下部プレ
ート電極（７）下部領域のしきい値電圧を０．８Ｖ程度
以上に設定することにより、このフィールドトランジス
タは常にオフの状態となり、素子分離の役割を果たし、
素子分離領域（１３）が小さく設定されることとなる。
ートとして形成されているので、図１に示したように、
素子分離領域（１３）にフィールドトランジスタが形成
される。そこで、このフィールドトランジスタのゲート
電極となる下部プレート電極（７）は常に０Ｖの電位に
固定されることになり、このゲート電極となる下部プレ
ート電極（７）下部領域のしきい値電圧を０．８Ｖ程度
以上に設定することにより、このフィールドトランジス
タは常にオフの状態となり、素子分離の役割を果たし、
素子分離領域（１３）が小さく設定されることとなる。
【００１０】
【実施例】本発明に係る、トランジスタとキャパシタと
で構成されるＤＲＡＭの実施例を図面に基づいて説明す
る。図１に示した半導体記憶装置において、（１）はシ
リコン基板を示しており、シリコン基板（１）表面層に
はＬＤＤ領域を有するソース／ドレイン領域（２）が形
成されている。また、シリコン基板（１）上であって、
ソース／ドレイン領域（２）とソース／ドレイン領域
（２）との間にはゲート酸化膜としてＳｉＯ2 膜（３）
を介して、サイドウォール（４）が形成されたゲート電
極（５）が積層されており、一方のソース／ドレイン領
域（２）上には第１の誘電体としてＳｉＯ2 膜（６）を
介して、フィールドプレートである下部プレート電極
（７）がソース／ドレイン領域（２）上から素子分離領
域（１３）上を経て、隣接するセルのシリコン基板
（１）上まで延設されている。ゲート電極（５）および
下部プレート電極（７）上にはそれぞれ絶縁膜及び第２
の誘電体としてＳｉＯ2 膜（８）が積層されている。ま
た、ゲート電極（５）から下部プレート電極（７）上に
かけて、ソース／ドレイン領域（２）とコンタクト（１
２）を有するノード電極（９）が積層されており、さら
にノード電極（９）上には第３の誘電体としてＳｉＯ2
／ＳｉＮ膜（１０）を介して上部プレート電極（１１）
が積層されている。さらに、上部プレート電極（１１）
上には層間絶縁膜（１５）が積層されている。また、下
部プレート電極（７）が積層されたソース／ドレイン領
域（２）と反対側のソース／ドレイン領域（２）上の層
間絶縁膜（１５）には、ビットコンタクト（１４）が形
成されており、層間絶縁膜（１５）上に積層されるビッ
トライン（１６）と接続されている。
で構成されるＤＲＡＭの実施例を図面に基づいて説明す
る。図１に示した半導体記憶装置において、（１）はシ
リコン基板を示しており、シリコン基板（１）表面層に
はＬＤＤ領域を有するソース／ドレイン領域（２）が形
成されている。また、シリコン基板（１）上であって、
ソース／ドレイン領域（２）とソース／ドレイン領域
（２）との間にはゲート酸化膜としてＳｉＯ2 膜（３）
を介して、サイドウォール（４）が形成されたゲート電
極（５）が積層されており、一方のソース／ドレイン領
域（２）上には第１の誘電体としてＳｉＯ2 膜（６）を
介して、フィールドプレートである下部プレート電極
（７）がソース／ドレイン領域（２）上から素子分離領
域（１３）上を経て、隣接するセルのシリコン基板
（１）上まで延設されている。ゲート電極（５）および
下部プレート電極（７）上にはそれぞれ絶縁膜及び第２
の誘電体としてＳｉＯ2 膜（８）が積層されている。ま
た、ゲート電極（５）から下部プレート電極（７）上に
かけて、ソース／ドレイン領域（２）とコンタクト（１
２）を有するノード電極（９）が積層されており、さら
にノード電極（９）上には第３の誘電体としてＳｉＯ2
／ＳｉＮ膜（１０）を介して上部プレート電極（１１）
が積層されている。さらに、上部プレート電極（１１）
上には層間絶縁膜（１５）が積層されている。また、下
部プレート電極（７）が積層されたソース／ドレイン領
域（２）と反対側のソース／ドレイン領域（２）上の層
間絶縁膜（１５）には、ビットコンタクト（１４）が形
成されており、層間絶縁膜（１５）上に積層されるビッ
トライン（１６）と接続されている。
【００１１】つまり、上記ＤＲＡＭはキャパシタとし
て、シリコン基板表面層に積層された第１の誘電体であ
るＳｉＯ2 膜（６）とこのＳｉＯ2膜（６）上にフィー
ルドプレートとして形成された下部プレート電極（７）
とで構成された第１のキャパシタと、下部プレート電極
（７）と下部プレート電極（７）上に形成された第２の
誘電体であるＳｉＯ2 膜（８）とＳｉＯ2 膜（８）上に
形成されたノード電極（９）とで構成された第２のキャ
パシタと、ノード電極（９）とノード電極（９）上に形
成された第３の誘電体であるＳｉＯ2 ／ＳｉＮ膜（１
０）とＳｉＯ2 ／ＳｉＮ膜（１０）上に形成された上部
プレート電極（１１）とで構成された第３のキャパシタ
とが積層されて構成されている。
て、シリコン基板表面層に積層された第１の誘電体であ
るＳｉＯ2 膜（６）とこのＳｉＯ2膜（６）上にフィー
ルドプレートとして形成された下部プレート電極（７）
とで構成された第１のキャパシタと、下部プレート電極
（７）と下部プレート電極（７）上に形成された第２の
誘電体であるＳｉＯ2 膜（８）とＳｉＯ2 膜（８）上に
形成されたノード電極（９）とで構成された第２のキャ
パシタと、ノード電極（９）とノード電極（９）上に形
成された第３の誘電体であるＳｉＯ2 ／ＳｉＮ膜（１
０）とＳｉＯ2 ／ＳｉＮ膜（１０）上に形成された上部
プレート電極（１１）とで構成された第３のキャパシタ
とが積層されて構成されている。
【００１２】次にこのように構成されるＤＲＡＭの製造
方法について説明する。まず、シリコン基板（１）上
で、かつ後工程で下部プレート電極（７）が形成される
領域にＰ、Ａｓ等のＮ型の不純物を１×１０14〜５×１
０15ｃｍ-2程度の濃度でイオン注入する。ただし、隣接
セルとの境界部分には、素子分離領域（１３）として
０．５〜０．６μｍの幅のイオン注入しない領域を設け
ておく。次いで、シリコン基板（１）上の全面にゲート
酸化膜（３）、あるいは第１の誘電体（６）として熱酸
化により、８０〜１２０Åの厚さのＳｉＯ2 膜を形成し
たのち、ポリシリコンを１５００〜３０００Å積層し、
ＣＶＤ法によりＳｉＮを１００Å程度、さらにＳｉＮの
上にＳｉＯ2 を１５００Å程度積層し、公知のエッチン
グ法によりゲート電極（５）及び下部プレート電極
（７）を同時に形成する。そして、これらゲート電極
（５）及び下部プレート電極（７）をマスクとして、例
えばＰを１×１０13ｃｍ-2程度の濃度でイオン注入し、
ＬＤＤ領域を形成する（図２（ａ））。
方法について説明する。まず、シリコン基板（１）上
で、かつ後工程で下部プレート電極（７）が形成される
領域にＰ、Ａｓ等のＮ型の不純物を１×１０14〜５×１
０15ｃｍ-2程度の濃度でイオン注入する。ただし、隣接
セルとの境界部分には、素子分離領域（１３）として
０．５〜０．６μｍの幅のイオン注入しない領域を設け
ておく。次いで、シリコン基板（１）上の全面にゲート
酸化膜（３）、あるいは第１の誘電体（６）として熱酸
化により、８０〜１２０Åの厚さのＳｉＯ2 膜を形成し
たのち、ポリシリコンを１５００〜３０００Å積層し、
ＣＶＤ法によりＳｉＮを１００Å程度、さらにＳｉＮの
上にＳｉＯ2 を１５００Å程度積層し、公知のエッチン
グ法によりゲート電極（５）及び下部プレート電極
（７）を同時に形成する。そして、これらゲート電極
（５）及び下部プレート電極（７）をマスクとして、例
えばＰを１×１０13ｃｍ-2程度の濃度でイオン注入し、
ＬＤＤ領域を形成する（図２（ａ））。
【００１３】その後、ゲート電極（５）及び下部プレー
ト電極（７）上に１５００Å程度のＳｉＮを積層し、Ｒ
ＩＥにより、ゲート電極（５）及び下部プレート電極
（７）にサイドウォール（４）を形成する。そして、Ｈ
Ｆウェットエッチングにより下部プレート電極（７）上
のＳｉＯ2 膜を除去した後、ＳｉＮ膜上層３０Åを熱酸
化して、ＳｉＯ2 膜による第２の誘電体（８）を形成す
る。次いで、メモリセルゲートトランジスタのソース／
ドレイン領域（２）にノード電極（９）のダイレクトコ
ンタクト（１２）用窓をエッチングにより開口した後、
ポリシリコンを１５００Å積層し、このポリシリコンを
公知の方法によりエッチングしてノード電極（９）を形
成する。さらにノード電極（９）上にＳｉＯ2 ／ＳｉＮ
膜（１０）を、ＳｉＯ2 換算７０Å程度積層させて、第
３の誘電体を形成する（図２（ｂ））。
ト電極（７）上に１５００Å程度のＳｉＮを積層し、Ｒ
ＩＥにより、ゲート電極（５）及び下部プレート電極
（７）にサイドウォール（４）を形成する。そして、Ｈ
Ｆウェットエッチングにより下部プレート電極（７）上
のＳｉＯ2 膜を除去した後、ＳｉＮ膜上層３０Åを熱酸
化して、ＳｉＯ2 膜による第２の誘電体（８）を形成す
る。次いで、メモリセルゲートトランジスタのソース／
ドレイン領域（２）にノード電極（９）のダイレクトコ
ンタクト（１２）用窓をエッチングにより開口した後、
ポリシリコンを１５００Å積層し、このポリシリコンを
公知の方法によりエッチングしてノード電極（９）を形
成する。さらにノード電極（９）上にＳｉＯ2 ／ＳｉＮ
膜（１０）を、ＳｉＯ2 換算７０Å程度積層させて、第
３の誘電体を形成する（図２（ｂ））。
【００１４】そして、この第３の誘電体（１０）を介し
て１５００〜３０００Å程度、ポリシリコンを積層さ
せ、上記と同様の方法でエッチングし、上部プレート電
極（１１）を形成する。次いで、シリコン基板（１）及
び上部プレート電極（１１）上に層間絶縁膜（１５）と
してＮＳＧ（１５ａ）を１５００Å程度、ＢＰＳＧ（１
５ｂ）を６０００Å程度堆積した（図２（ｃ））のち、
上部及び下部プレート電極（１１、７）が形成された側
と反対側のソース／ドレイン領域（２）上の層間絶縁膜
（１５）を除去してビットコンタクト（１４）及びビッ
トライン（図１中１６）を形成する。
て１５００〜３０００Å程度、ポリシリコンを積層さ
せ、上記と同様の方法でエッチングし、上部プレート電
極（１１）を形成する。次いで、シリコン基板（１）及
び上部プレート電極（１１）上に層間絶縁膜（１５）と
してＮＳＧ（１５ａ）を１５００Å程度、ＢＰＳＧ（１
５ｂ）を６０００Å程度堆積した（図２（ｃ））のち、
上部及び下部プレート電極（１１、７）が形成された側
と反対側のソース／ドレイン領域（２）上の層間絶縁膜
（１５）を除去してビットコンタクト（１４）及びビッ
トライン（図１中１６）を形成する。
【００１５】
【発明の効果】本発明に係る半導体記憶装置によれば、
半導体基板上にトランジスタとキャパシタとが形成され
た半導体記憶装置において、前記キャパシタが、それぞ
れ積層された３つのキャパシタによって形成されている
ので、同じセル面積で、より大きなキャパシタ容量を得
ることができる。
半導体基板上にトランジスタとキャパシタとが形成され
た半導体記憶装置において、前記キャパシタが、それぞ
れ積層された３つのキャパシタによって形成されている
ので、同じセル面積で、より大きなキャパシタ容量を得
ることができる。
【００１６】また、下部プレート電極がフィールドプレ
ートとして形成されているので、素子分離領域にフィー
ルドトランジスタが形成されることとなる。そこで、こ
のフィールドトランジスタのゲート電極となる下部プレ
ート電極は常に０Ｖの電位に固定されることになり、こ
のゲート電極下部領域のしきい値電圧を０．８Ｖ程度以
上に設定すれば、このフィールドトランジスタは常にオ
フの状態となり、素子分離の役割を果たすこととなるの
で、素子分離領域を小さく設定することができる。
ートとして形成されているので、素子分離領域にフィー
ルドトランジスタが形成されることとなる。そこで、こ
のフィールドトランジスタのゲート電極となる下部プレ
ート電極は常に０Ｖの電位に固定されることになり、こ
のゲート電極下部領域のしきい値電圧を０．８Ｖ程度以
上に設定すれば、このフィールドトランジスタは常にオ
フの状態となり、素子分離の役割を果たすこととなるの
で、素子分離領域を小さく設定することができる。
【００１７】従って、小面積で、高キャパシタ容量のＤ
ＲＡＭを実現することが可能となる。
ＲＡＭを実現することが可能となる。
【図１】本発明に係わる半導体記憶装置の実施例を示す
概略断面図である。
概略断面図である。
【図２】（ａ）〜（ｃ）は本発明に係る半導体記憶装置
の製造工程を説明するための概略断面図である。
の製造工程を説明するための概略断面図である。
【図３】従来の半導体記憶装置を示す概略断面図であ
る。
る。
１ シリコン基板（半導体基板） ２ ソース／ドレイン領域（不純物拡散領域） ６ ＳｉＯ2 膜（第１の誘電体） ７ 下部プレート電極 ８ ＳｉＯ2 ／ＳｉＮ膜（第２の誘電体） ９ ノード電極 １０ ＳｉＯ2 ／ＳｉＮ膜（第３の誘電体） １１ 上部プレート電極
Claims (1)
- 【請求項１】 半導体基板上にトランジスタとキャパシ
タとが形成された半導体記憶装置において、前記キャパ
シタが、前記半導体基板表面層に形成された不純物拡散
層と該不純物拡散層上に形成された第１の誘電体と該第
１の誘電体上にフィールドプレートとして形成された下
部プレート電極とで構成された第１のキャパシタと、前
記下部プレート電極と該下部プレート電極上に形成され
た第２の誘電体と該第２の誘電体上に形成されたノード
電極とで構成された第２のキャパシタと、前記ノード電
極と該ノード電極上に形成された第３の誘電体と該第３
の誘電体上に形成された上部プレート電極とで構成され
た第３のキャパシタとが積層されて構成されていること
を特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300540A JPH05136363A (ja) | 1991-11-15 | 1991-11-15 | 半導体記憶装置 |
| US07/896,436 US5282159A (en) | 1991-11-15 | 1992-06-10 | Semiconductor memory with increased capacitive storage capabilities and reduced size |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300540A JPH05136363A (ja) | 1991-11-15 | 1991-11-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136363A true JPH05136363A (ja) | 1993-06-01 |
Family
ID=17886057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3300540A Pending JPH05136363A (ja) | 1991-11-15 | 1991-11-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5282159A (ja) |
| JP (1) | JPH05136363A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631144A1 (en) * | 1993-06-24 | 1994-12-28 | Koninklijke Philips Electronics N.V. | High voltage differential sensor having a capacitive attenuator |
| JP3369296B2 (ja) * | 1994-03-25 | 2003-01-20 | 三菱電機株式会社 | Ｍｏｓ型コンデンサ |
| US6097048A (en) * | 1998-12-22 | 2000-08-01 | Oki Semiconductor | Dynamic random access memory cell suitable for integration with semiconductor logic devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148A (ja) * | 1986-06-19 | 1988-01-05 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03205868A (ja) * | 1990-01-08 | 1991-09-09 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| NL173572C (nl) * | 1976-02-12 | 1984-02-01 | Philips Nv | Halfgeleiderinrichting. |
| JPS56124261A (en) * | 1981-02-23 | 1981-09-29 | Hitachi Ltd | Manufacturing of 1-transistor type memory cell |
| US4641165A (en) * | 1982-04-28 | 1987-02-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Dynamic memory device with an RC circuit for inhibiting the effects of alpha particle radiation |
| JPS6182459A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体記憶装置 |
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
-
1991
- 1991-11-15 JP JP3300540A patent/JPH05136363A/ja active Pending
-
1992
- 1992-06-10 US US07/896,436 patent/US5282159A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148A (ja) * | 1986-06-19 | 1988-01-05 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03205868A (ja) * | 1990-01-08 | 1991-09-09 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5282159A (en) | 1994-01-25 |
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